[0080] 下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进。这些都属于本发明的保护范围。
[0081] 为了克服目前集成电路内建自测试TPG之不足，本发明提供一种高性能TPG及生成方法。本发明提供的高性能TPG由码生成模块和进位链模块组成。如图1所示，码生成模块含有码输出端Q1...Qn，级进位输出端co1...co(k-1)，输入端ci1...cik，时钟端clk。进位链模块含有进位链输出端y1...yk-1，输入端x1...xk-1。其中，n均指测试码位数；k均指高性能TPG内部码单元级数。
[0082] 码生成模块与进位链模块连接关系如图1所示。其中，码生成模块级进位输出co1...co(k-1)依次与进位链模块输入端x1...xk-1连接，码生成模块输入端ci2...cik依次与进位链模块输出y1...yk-1连接，ci1接高电平+Vcc；码生成模块时钟端clk就是高性能TPG的时钟端，码生成模块码输出端Q1...Qn是高性能TPG码输出端。
[0083] 码生成模块由多级码单元组成，如图2、3所示。各级码单元时钟端clku(u＝1，2，...，k-1，k)连接在一起，构成模块时钟端clk，也是TPG时钟端；各级码单元状态输出端按序构成码生成模块码输出端Q1...Qn；除最高级码单元外，其它各级码单元进位输出端co按序构成码生成模块级进位输出端co1...co(k-1)；各级码单元输入端cx按序构成码生成模块输入端ci1...cik。
[0084] 码单元有双码单元和单码单元。双码单元电路如图4，对外有一个控制输入端ci、一个时钟端clku、一个进位输出端co及两位状态输出端Q1、Q2，内部包括触发器电路、状态转换控制电路和进位输出电路。双码单元触发器电路输入端D1、D2分别与其状态转换控制电路输出z1、z2连接，触发器电路状态输出端Q1、Q2分别与状态转换控制电路输入t1、t2连接。双码单元进位输出电路的两个输入端p1、p2与触发器电路状态输出端Q1、Q2分别连接。
[0085] 图4双码单元触发器电路由触发器1’、触发器2’构成。两位触发器的时钟输入端并接在一起，与码单元时钟端clku连接；触发器1’数据输入端D与触发器电路输入端D1连接，触发器2’数据输入端D与触发器电路输入端D2连接；触发器1’的Q端与触发器电路状态端Q1连接，触发器2’的Q端与触发器电路状态端Q2连接。
[0086] 图4双码单元状态转换控制电路有三个输入端t1、t2和ci，两个输出端z1、z2，它由两个复合逻辑门组成。复合逻辑门1”是触发器1’的控制电路，它的三个输入端a1、a2、a3分别与状态转换控制电路三个输入t1、ci、t2连接，输出与z1连接。复合逻辑门2”是触发器2’的控制电路，它的三个输入端b1、b2、b3分别与状态转换控制电路三个输入t2、ci、t1连接，输出与z2连接。
[0087] 图5是单码单元逻辑电路图。该单元有一个控制输入端ci、一个时钟端clku、一位状态输出端Q1，内部只有一位触发器和对应状态转换控制电路。其中，触发器时钟端与单元时钟clku连接，触发器输入端D与状态转换控制电路输出z连接，触发器状态输出端Q1与状态转换控制电路输入t连接；状态转换控制电路有两个输入端t和ci，一个输出端z，它由复合逻辑门3”组成。复合逻辑门3”的两个输入端a1、a2分别与状态转换控制电路输入t、ci连接，输出与z连接。一般单码单元只作为奇码TPG的最高位，无进位输出电路。
[0088] 进位链模块由多级控制门组成，如图6所示，它有输出端y1、y2、...yk-1，有输入端x1、x2、...xk-1。各级控制门的输出按序依次与进位链模块输出端y1、y2、...yk-1连接，各级控制门因在进位链模块所处位置(级数)不同，输入个数亦不同，第j(1≤j＜k)级控制门有j(1≤j＜k)个输入信号，分别与进位链模块输入端x1...xj依次连接，最高一级(k-1级)控制门有k-1个输入端，分别与进位链模块输入端x1、x2、...xk-1连接。
[0089] 下面对本发明进行更为具体地描述。
[0090] 高性能TPG由码生成模块和进位链模块两大部分组成，如图1所示。码生成模块产生测试码(即测试向量)，由k个码单元组成k级码生成模块。模块中各级码单元时钟端并接在一起受模块时钟clk控制，各级码单元进位输出端co构成模块级进位输出端co1...co(k-1)，各级码单元状态输出端Q1、Q2构成模块码输出端Q1...Qn，各级码单元控制输入端ci构成模块级输入端ci1...cik。
[0091] 码单元有双码单元和单码单元，当码的位数n为偶数时，码生成模块由 个双码单元组成，如图2所示；当n为奇数时，则由 个码单元组成，其中双码单元 个、单码单元一个，如图3所示。
[0092] 双码单元电路如图4所示。它有进位输出端co，有状态输出端Q1、Q2，有控制输入端ci，有时钟输入端clku。双码单元由两位触发器组成同步循环码计数器，内部包括触发器、状态转换控制电路和进位输出电路；单码单元电路如图5所示，内部只有一位触发器和对应状态转换控制电路。单码单元只作为奇码TPG的最高级，故没有进位输出电路。
[0093] 双码、单码单元中状态转换控制电路都是用于控制触发器状态作特定转换。其中，双码单元状态转换控制电路有三个输入信号t1、t2和ci，两个输出信号z1、z2，根据高性能TPG低跳变要求，借助布尔代数，得到其输入、输出关系分别如式(1)、(2)：
[0094]
[0095] 单码单元状态转换控制电路有两个输入t和ci，一个输出z，其输入、输出关系如式(3)：
[0096]
[0097] 式(1)、(2)、(3)中，“·”表示逻辑与运算；“+”表示逻辑或运算；t1、t2、ci及t为码单元状态转换控制电路输入信号， 为t2、ci、t的非。
[0098] 状态转换控制电路控制触发器状态作低跳变转换，故其输出送给触发器作为输入，于是得到各触发器特性方程。
[0099] 双码单元触发器电路的特性方程：
[0100]
[0101] 单码单元触发器电路的特性方程：
[0102]
[0103] 式(4)、(5)、(6)表达了码单元电路状态转换与其控制电路输入t1、t2、ci及t之间关系。双码单元要实现低跳变转换，就得要建立电路状态转换与现状态之间特定转换关系，其中t1取自Q1，t2取自Q2，t取自Q1，由式(4)、(5)、(6)得到式(7)、(8)、(9)。
[0104] 双码单元的状态转换方程：
[0105]
[0106] 单码单元的状态转换方程：
[0107]
[0108] 式中： 为触发器现状态， 为触发器次状态，j＝1或2。Q2、Q1表示双码、单码单元电路中触发器状态
[0109] 对于式(7)、(8)，ci为0时，双码单元电路状态保持不变；ci为1时，得到(10)、(11)两式：
[0110]
[0111] 由(10)、(11)两式可知，ci为1时，该电路完成了状态循环转换，Q2Q1输出两位循环码。循环码是跳变最低的码，故双码单元生成两位跳变最低码。
[0112] 对于(9)式，当ci为0时，单码单元电路状态保持不变，ci为1时，得到(12)式，此时单码单元电路状态翻转：
[0113]
[0114] 比较式(4)、(5)与式(7)、(8)可知，只要将触发器状态输出Q1、Q2作为状态转换控制电路输入，与t1、t2相连，双码单元就能实现循环转换。
[0115] 在图4所示双码单元电路中，进位输出co：
[0116]
[0117] 由于双码单元内部状态循环转换，输出的是两位循环码。由(13)式知，该电路在“10“状态时产生进位输出。
[0118] 高性能TPG产生的测试码不仅要求低跳变，还要求对应电路简单。为此，进位链模块采用最简电路产生进位链信号，用于链接码生成模块中各级码单元。进位链模块内部由k-1个进位链控制门组成k-1级进位链模块，除最高一级码单元外，其它每级码单元都对应一个进位链控制门。进位链模块有进位链输出y1···y(k-1)，有输入x1···x(k-1)，如图6所示。第j(1≤j＜k)级进位链控制门输入取模块输入x1···xj，输出yj与输入x1···xj关系如下：
[0119] yj＝x1·x2···xj，1≤j＜k (14)
[0120] 式(14)描述了进位链模块中各级进位链控制门输出与模块输入间是“与“逻辑关系。为了使电路在低跳变转换的同时，具有电路简单且易于扩展特点，要将码生成模块各级进位输出co1···co(k-1)，对应作为进位链模块输入x1···xk-1，于是得到(15)式：
[0121] yj＝co1·co2···coj，1≤j＜k (15)
[0122] (15)式说明了只有各级码单元进位输出co1...coj(1≤j＜k)同时有效时，进位链输出yj(1≤j＜k)才有效。若用yj去控制高一级码单元输入ci(j+1)，那么(15)式阐述了该码的构成体制。为便于说明，不妨把每级码单元输出的码称为一个码片，那么k个码片按序组成测试码。由于coj(1≤j＜k)是码生成模块中各级码单元进位输出，也就是码片计数基数，同时yj与co1...coj(1≤j＜k)是“与“逻辑关系，yj就是各码片的权。所以，双码基数是4，权是4j(1≤j＜k)。yj(1≤j＜k)作为进位链输出信号，链接码生成模块中1到j级码单元与高一级码单元，最终构成n位TPG。
[0123] 由上述可知，该测试码双码片内部是无权循环码，码片之间依次按“权”进位，故称该码为准循环码。
[0124] 本发明单码片、双码片以及准循环码构成规律如表1。
[0125] 表1 单码片、双码片及准循环码构成表
[0126]
[0127]
[0128] 由表1知，本发明产生的测试码(即测试向量)其构成规律具有3个特点。其一，整个码由多码片链接构成；其二，码片有权；其三，码片内部是无权循环码。由于特有的构成规律，本发明码跳变率与现有技术相比大大降低。对于n位奇码，由 个码片链接，在码的一个周期转换中，有四分之三的转换是单bit跳变，余下转换中的四分之三码转换是两bit跳变，依次类推。奇码一个周期中最大跳变只有两次，且为 个bit跳变。对于n位偶码，共有 个码片，其中，有四分之三码的转换是单bit跳变，余下转换中的四分之三码转换是两bit跳变，依次类推，最大跳变有四次，且为 个bit跳变。相对于现有技术，本发明的最大优势表现在：测试码的位数越大，其跳变率降低的幅度越大。表2列出了移位码与本发明码跳变率比较情况。
[0129] 表2 移位码与本发明码跳变率表
[0130]
[0131] 与现有电路结构最简单的移位寄存器型TPG相比，本发明在Cyclone FPGA中实现的开销(使用LE数目)与移位寄存器型TPG相同，如表3所示。这表明本发明电路亦简单，硬件开销低，不失为理想的集成电路BIST TPG。
[0132] 表3 移位型TPG与本发明TPG在Cyclone FPGA(EP3C10E144C8)芯片中实现的资源开销表
[0133]
[0134]
[0135] 综上所述，本发明提供的高性能TPG电路简单，功耗小，易于模块化，易于码位扩展；本发明生成码低跳变，全状态，故障覆盖率高，易于硬件和软件实现，也易于可编程器件实现。
[0136] 以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本发明的实质内容。
