[0044] 下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
[0045] 实施例一
[0046] 请参见图1，图1为本发明实施例提供的一种基于BJT的集成电路抗静电转接板的制备方法流程图，该制备方法包括：
[0047] (a)选取衬底；
[0048] (b)在所述衬底中制作BJT、TVS孔及隔离沟槽；
[0049] (c)在所述TSV孔与所述BJT上表面制作金属互连线以使所述TSV孔与所述BJT相连接；
[0050] (d)去除所述衬底底部部分材料，以在所述衬底底部露出所述TSV孔、所述隔离沟槽及所述BJT；
[0051] (e)在所述TSV孔与所述BJT下表面制作凸点。
[0052] 其中，所述衬底为N型硅基衬底。
[0053] 步骤(b)可以包括：
[0054] (b11)采用光刻工艺，在所述衬底上制作第一待刻蚀区域；
[0055] (b12)采用干法刻蚀工艺，在所述第三待刻蚀区域刻蚀所述衬底，形成器件沟槽；
[0056] (b13)采用CVD工艺，在所述器件沟槽中淀积硅材料；
[0057] (b14)对所述硅材料进行掺杂以形成所述BJT的基区；
[0058] (b15)采用带胶离子注入工艺，在所述基区中第一指定区域进行P+离子注入以形成基区接触区；
[0059] (b16)采用带胶离子注入工艺，在所述基区中第二指定区域进行N+离子注入以形成所述BJT的发射区；
[0060] (b17)采用带胶离子注入工艺，在所述衬底中的基区下方进行N+离子注入以形成所述BJT的集电区。
[0061] 步骤(b)还可以包括：
[0062] (b21)采用光刻工艺，在所述衬底上制作第二待刻蚀区域与第三待刻蚀区域；
[0063] (b22)采用深度反应离子刻蚀工艺，在所述第二待刻蚀区域与所述第三待刻蚀区域刻蚀所述衬底，分别形成所述TSV孔与所述隔离沟槽；
[0064] (b23)采用等离子增强化学气相淀积工艺，在所述TSV孔与隔离沟槽内壁淀积二氧化硅材料作为绝缘层；
[0065] (b24)采用湿法刻蚀工艺，选择性刻蚀所述氧化层以使所述TSV孔与所述隔离沟槽的内壁平整；
[0066] (b25)采用化学气相淀积工艺，在所述隔离沟槽中填充二氧化硅材料；
[0067] (b26)采用物理气相淀积工艺，在所述TSV孔中填充铜材料。
[0068] 步骤(c)可以包括：
[0069] (c1)采用化学气相淀积工艺，在所述TSV孔与所述BJT上表面淀积钨材料作为第一插塞；
[0070] (c2)采用电化学镀铜工艺，在所述第一插塞表面生长铜材料作为金属互连线以使所述TSV孔与所述BJT相连接。
[0071] 步骤(d)可以包括：
[0072] (d1)采用机械磨削工艺，对所述衬底进行减薄处理；
[0073] (d2)采用化学机械抛光工艺，对所述衬底底部进行平整化处理，以露出所述TSV孔、所述隔离沟槽及所述BJT。
[0074] 步骤(e)可以包括：
[0075] (e1)采用化学气相淀积工艺，在所述TSV孔与所述BJT下表面淀积钨材料作为第二插塞；
[0076] (e3)采用电化学镀铜工艺，在述第二插塞表面生长铜材料作为凸点。
[0077] 本实施例提供的基于BJT的集成电路抗静电转接板的制备方法，通过在TSV转接板上加工BJT作为ESD防护器件，增强了层叠封装芯片的抗静电能力；此外，该制备方法相对简单，可行性高。
[0078] 实施例二
[0079] 本实施例是在实施例一的基础上对本发明的实现方式进行说明。
[0080] 具体的，请参见图2a～图2g，图2a～图2g为本发明实施例提供的一种基于BJT的集成电路抗静电转接板的制备方法示意图，该制备方法包括如下步骤：
[0081] S1、选取衬底201，如图2a所示。
[0082] 其中，衬底201为N型硅基衬底，其掺杂浓度为1014～1017cm-3，厚度为450～550μm，此外，该衬底201晶向可以是(100)或者(110)或者(111)，此处不做任何限制。
[0083] S2、在所述衬底中第一指定区域制作BJT202；如图2b所示。具体的，S2可以包括如下步骤：
[0084] S21、采用光刻工艺，在所述衬底上制作第一待刻蚀区域；
[0085] S22、采用干法刻蚀工艺，在所述第三待刻蚀区域刻蚀所述衬底，形成器件沟槽；其中，器件沟槽的深度为80～120μm；
[0086] S23、在600℃～950℃温度下，采用低压化学气相淀积工艺，在器件沟槽中淀积硅材料，并对所述硅材料掺杂以形成所述BJT202的基区2021；其中，基区2021的掺杂杂质为硼，掺杂浓度为6×1017cm-3～1×1019cm-3，优选为5×1018cm-3；
[0087] S24、采用带胶离子注入工艺，在所述基区2021中第一指定区域进行P+离子注入以20 -3
形成基区接触区2022；其中，基区接触区2022的掺杂杂质为硼，掺杂浓度为6×10 cm ～3×1021cm-3，优选为1×1021cm-3；
[0088] S25、采用带胶离子注入工艺，在所述基区中第二指定区域进行N+离子注入以形成所述BJT的发射区2023；其中，发射区2023的掺杂杂质为磷，掺杂浓度为6×1020cm-3～3×1021cm-3，优选为1×1021cm-3；
[0089] S26、采用带胶离子注入工艺，在所述衬底中的基区下方进行N+离子注入以形成所述BJT的集电区2024；其中，集电区2024的掺杂杂质为磷，掺杂浓度为3×1018cm-3～5×1019cm-3，优选为1×1019cm-3。
[0090] S3、在所述衬底201中第二指定区域与第三指定区域分别制作TSV孔203与隔离沟槽204，如图2c所示。具体的，S3可以包括如下步骤：
[0091] S31、采用光刻工艺，在所述衬底上制作第二待刻蚀区域与第三待刻蚀区域；
[0092] S32、采用深度反应离子刻蚀工艺，在所述第二待刻蚀区域与所述第三待刻蚀区域刻蚀所述衬底，分别形成所述TSV孔203与所述隔离沟槽204；其中，所述TSV孔与所述隔离沟槽的深度为300～400μm；
[0093] S33、采用热氧化工艺，在所述TSV孔与所述隔离沟槽的内壁形成氧化层；采用湿法刻蚀工艺，选择性刻蚀所述氧化层以使所述TSV孔203与所述隔离沟槽204的内壁平整。通过该步骤，可以防止TSV孔侧壁突起形成电场集中区域。
[0094] S4、分别对所述隔离沟槽204与所述TSV孔203进行填充；如图2d所示。具体的，S4可以包括如下步骤：
[0095] S41、采用光刻工艺，在所述衬底201表面形成隔离沟槽填充区域；
[0096] S42、在690℃～710℃的温度下，采用化学气相淀积工艺，通过所述隔离沟槽填充区域在所述隔离沟槽内淀积二氧化硅材料以完成对所述隔离沟槽204的填充；其中，可以采用未掺杂的多晶硅材料替代二氧化硅材料；
[0097] S43、采用光刻工艺，在所述衬底表面形成TSV孔填充区域；
[0098] S44、采用物理气相淀积工艺，通过所述TSV孔填充区域在所述TSV孔203内淀积铜材料。
[0099] S5、在所述TSV孔203与所述BJT202上表面制作金属互连线205以使所述TSV孔203与所述BJT202相连接，如图2e所示。具体的，S5可以包括如下步骤：
[0100] S51、在所述TSV孔203与所述BJT202上表面淀积二氧化硅材料作为第一钝化层206，选择性刻蚀所述钝化层206，在所述TSV孔202与所述BJT204上表面形成第一插塞孔；在所述第一插塞孔中淀积钨材料作为第一插塞207；
[0101] S52、采用电化学镀铜工艺，在所述第一插塞207表面生长铜材料作为金属互连线以使所述TSV孔与所述BJT202相连接；其中，同时可利用金属互连线围绕成螺旋状而使其具有电感的特性以更好用于射频集成电路的静电防护。
[0102] S6、去除所述衬底201底部部分材料，以在所述衬底201底部露出所述TSV孔203、所述隔离沟槽204及所述BJT202；如图2f所示。具体的，S6、可以包括：
[0103] S61、采用机械磨削工艺，对所述衬底201下表面进行减薄处理；
[0104] S62、采用化学机械抛光工艺，对所述衬底201下表面进行平整化处理，以在所述衬底201底部露出所述TSV孔203、所述隔离沟槽204及所述BJT202。经该步骤处理过后，衬底201的厚度为300～400μm。
[0105] S7、在所述TSV孔203与所述BJT202下表面制作凸点208，如图2g所示。具体的，S7可以包括：
[0106] S71、在所述TSV孔203与所述BJT202下表面淀积二氧化硅材料作为第二钝化层209，选择性刻蚀所述第二钝化层209，在所述TSV孔203与所述BJT202下表面形成第二插塞孔；在所述第二插塞孔中淀积铜材料作为第二插塞210；
[0107] S72、在所述TSV孔203与所述BJT202下表面的第二插塞210上淀积铜材料作为凸点208。
[0108] 需要说明的是，隔离沟槽是为了隔断BJT与转接板中其他结构的连接，故隔离沟槽可以制作为封闭结构(例如环状结构)并贯穿衬底材料，BJT位于该封闭结构内部。
[0109] 本实施例提供的基于BJT的集成电路抗静电转接板的制备方法，通过在TSV转接板上制作BJT作为ESD防护器件，增强了集成电路的的抗静电能力；另外，上述BJT周围采用上下贯通的隔离沟槽，具有较小的漏电流和寄生电容。
[0110] 实施例三
[0111] 本实施例是以上述实施例所述的制备方法为基础，重点对基于BJT的集成电路抗静电转接板的结构进行描述。
[0112] 请参照图3，图3为本发明实施例提供的一种基于BJT的集成电路抗静电转接板的结构示意图。该基于BJT的集成电路抗静电转接板采用上述实施例所述的制备方法制备形成。具体地，该转接板300包括：衬底301、TSV孔302、隔离槽303、BJT304、插塞305、金属互连线306、凸点307及钝化层308；其中，TSV孔302中填充铜材料，隔离槽303中填充二氧化硅材料。
[0113] 本实施例提供的基于BJT的集成电路抗静电转接板，通过在转接板中制作BJT作为ESD防护器件，增强了集成电路的的抗静电能力；此外，通过在BJT周围设置上下贯通的隔离沟槽，可以减小转接板的漏电流和寄生电容。
[0114] 以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
