[0017] 以下结合附图实施例对本发明作进一步详细描述。
[0018] 实施例一:如图2(a)和图2(b)所示,一种基于FinFET器件的一位全加器,包括求和输出电路和进位输出电路;求和输出电路包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7、第八FinFET管M8、第九FinFET管M9和第十FinFET管M10,第一FinFET管M1和第六FinFET管M6均为P型FinFET管,第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第七FinFET管M7、第八FinFET管M8、第九FinFET管M9和第十FinFET管M10均为N型FinFET管,第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第六FinFET管M6、第七FinFET管M7和第八FinFET管M8均为低阈值FinFET管,第四FinFET管M4、第五FinFET管M5、第九FinFET管M9和第十FinFET管M10均为高阈值FinFET管,第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第六FinFET管M6、第七FinFET管M7和第八FinFET管M8鳍的个数均为1,第四FinFET管M4、第五FinFET管M5、第九FinFET管M9和第十FinFET管M10鳍的个数均为2;进位输出电路包括第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十四FinFET管M14、第十五FinFET管M15、第十六FinFET管M16、第十七FinFET管M17和第十八FinFET管M18,第十一FinFET管M11和第十五FinFET管M15均为P型FinFET管,第十二FinFET管M12、第十三FinFET管M13、第十四FinFET管M14、第十六FinFET管M16、第十七FinFET管M17和第十八FinFET管M18均为N型FinFET管,第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十五FinFET管M15、第十七FinFET管M17和第十八FinFET管M18均为低阈值FinFET管,第十四FinFET管M14和第十六FinFET管M16均为高阈值FinFET管,第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十五FinFET管M15、第十七FinFET管M17和第十八FinFET管M18鳍的个数均为1,第十四FinFET管M14和第十六FinFET管M16鳍的个数均为2;
[0019] 第一FinFET管M1的源极、第六FinFET管M6的源极、第十一FinFET管M11的源极和第十五FinFET管M15的源极均接入电源,第一FinFET管M1的漏极、第二FinFET管M2的漏极、第三FinFET管M3的漏极、第六FinFET管M6的背栅和第六FinFET管M6的前栅连接且其连接端为一位全加器的和信号输出端,一位全加器的和信号输出端用于输出和信号,第一FinFET管M1的前栅、第一FinFET管M1的背栅、第六FinFET管M6的漏极、第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为一位全加器的反相和信号输出端,一位全加器的反相和信号输出端用于输出和信号的反相信号,第二FinFET管M2的源极、第四FinFET管M4的漏极、第五FinFET管M5的漏极和第七FinFET管M7的漏极连接,第三FinFET管M3的源极、第八FinFET管M8的源极、第九FinFET管M9的漏极和第十FinFET管M10的漏极连接,第四FinFET管M4的源极、第五FinFET管M5的源极、第九FinFET管M9的源极、第十FinFET管M10的源极、第十三FinFET管M13的源极、第十四FinFET管M14的源极、第十六FinFET管M16的源极和第十八FinFET管M18的源极均接地;第三FinFET管M3的前栅、第三FinFET管M3的背栅、第七FinFET管M7的前栅、第七FinFET管M7的背栅、第十七FinFET管M17的背栅和第十七FinFET管M17的前栅连接且其连接端为一位全加器的低位进位信号输入端,一位全加器的低位进位信号输入端用于输入低一位的进位信号,第二FinFET管M2的前栅、第二FinFET管M2的背栅、第八FinFET管M8的背栅、第八FinFET管M8的前栅、第十二FinFET管M12的背栅和第十二FinFET管M12的前栅连接且其连接端为一位全加器的低位反相进位信号输入端,一位全加器的低位反相进位信号输入端用于输入低一位的进位信号的反相信号;第四FinFET管M4的背栅、第十FinFET管M10的前栅、第十六FinFET管M16的背栅和第十八FinFET管M18的前栅连接且其连接端为一位全加器的第一加数输入端,一位全加器的第一加数输入端用于输入第一加数,第四FinFET管M4的前栅、第九FinFET管M9的前栅、第十六FinFET管M16的前栅和第十八FinFET管M18的背栅连接且其连接端为一位全加器的第二加数输入端,一位全加器的第二加数输入端用于输入第二加数,第五FinFET管M5的前栅、第九FinFET管M9的背栅、第十三FinFET管M13的前栅和第十四FinFET管M14的背栅连接且其连接端为一位全加器的第一反相加数输入端,一位全加器的第一反相加数输入端用于输入第一加数的反相信号,第五FinFET管M5的背栅、第十FinFET管M10的背栅、第十三FinFET管M13的背栅和第十四FinFET管M14的前栅连接且其连接端为一位全加器的第二反相加数输入端,一位全加器的第二反相加数输入端用于输入第二加数的反相信号,第十一FinFET管M11的漏极、第十二FinFET管M12的漏极、第十四FinFET管M14的漏极、第十五FinFET管M15的前栅和第十五FinFET管M15的背栅连接且其连接端为一位全加器的高位进位信号输出端,一位全加器的高位进位信号输出端用于输出高一位的进位信号,第十一FinFET管M11的前栅、第十一FinFET管M11的背栅、第十五FinFET管M15的漏极、第十六FinFET管M16的漏极和第十七FinFET管M17的漏极连接且其连接端为一位全加器的高位反相进位信号输出端,一位全加器的高位反相进位信号输出端用于输出高一位的进位信号的反相信号,第十二FinFET管M12的源极和第十三FinFET管M13的漏极连接,第十七FinFET管M17的源极和第十八FinFET管M18的漏极连接。
[0020] 实施例二:如图2(a)和图2(b)所示,一种基于FinFET器件的一位全加器,包括求和输出电路和进位输出电路;求和输出电路包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7、第八FinFET管M8、第九FinFET管M9和第十FinFET管M10,第一FinFET管M1和第六FinFET管M6均为P型FinFET管,第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第七FinFET管M7、第八FinFET管M8、第九FinFET管M9和第十FinFET管M10均为N型FinFET管,第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第六FinFET管M6、第七FinFET管M7和第八FinFET管M8均为低阈值FinFET管,第四FinFET管M4、第五FinFET管M5、第九FinFET管M9和第十FinFET管M10均为高阈值FinFET管,第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第六FinFET管M6、第七FinFET管M7和第八FinFET管M8鳍的个数均为1,第四FinFET管M4、第五FinFET管M5、第九FinFET管M9和第十FinFET管M10鳍的个数均为2;进位输出电路包括第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十四FinFET管M14、第十五FinFET管M15、第十六FinFET管M16、第十七FinFET管M17和第十八FinFET管M18,第十一FinFET管M11和第十五FinFET管M15均为P型FinFET管,第十二FinFET管M12、第十三FinFET管M13、第十四FinFET管M14、第十六FinFET管M16、第十七FinFET管M17和第十八FinFET管M18均为N型FinFET管,第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十五FinFET管M15、第十七FinFET管M17和第十八FinFET管M18均为低阈值FinFET管,第十四FinFET管M14和第十六FinFET管M16均为高阈值FinFET管,第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十五FinFET管M15、第十七FinFET管M17和第十八FinFET管M18鳍的个数均为1,第十四FinFET管M14和第十六FinFET管M16鳍的个数均为2;
[0021] 第一FinFET管M1的源极、第六FinFET管M6的源极、第十一FinFET管M11的源极和第十五FinFET管M15的源极均接入电源,第一FinFET管M1的漏极、第二FinFET管M2的漏极、第三FinFET管M3的漏极、第六FinFET管M6的背栅和第六FinFET管M6的前栅连接且其连接端为一位全加器的和信号输出端,一位全加器的和信号输出端用于输出和信号,第一FinFET管M1的前栅、第一FinFET管M1的背栅、第六FinFET管M6的漏极、第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为一位全加器的反相和信号输出端,一位全加器的反相和信号输出端用于输出和信号的反相信号,第二FinFET管M2的源极、第四FinFET管M4的漏极、第五FinFET管M5的漏极和第七FinFET管M7的漏极连接,第三FinFET管M3的源极、第八FinFET管M8的源极、第九FinFET管M9的漏极和第十FinFET管M10的漏极连接,第四FinFET管M4的源极、第五FinFET管M5的源极、第九FinFET管M9的源极、第十FinFET管M10的源极、第十三FinFET管M13的源极、第十四FinFET管M14的源极、第十六FinFET管M16的源极和第十八FinFET管M18的源极均接地;第三FinFET管M3的前栅、第三FinFET管M3的背栅、第七FinFET管M7的前栅、第七FinFET管M7的背栅、第十七FinFET管M17的背栅和第十七FinFET管M17的前栅连接且其连接端为一位全加器的低位进位信号输入端,一位全加器的低位进位信号输入端用于输入低一位的进位信号,第二FinFET管M2的前栅、第二FinFET管M2的背栅、第八FinFET管M8的背栅、第八FinFET管M8的前栅、第十二FinFET管M12的背栅和第十二FinFET管M12的前栅连接且其连接端为一位全加器的低位反相进位信号输入端,一位全加器的低位反相进位信号输入端用于输入低一位的进位信号的反相信号;第四FinFET管M4的背栅、第十FinFET管M10的前栅、第十六FinFET管M16的背栅和第十八FinFET管M18的前栅连接且其连接端为一位全加器的第一加数输入端,一位全加器的第一加数输入端用于输入第一加数,第四FinFET管M4的前栅、第九FinFET管M9的前栅、第十六FinFET管M16的前栅和第十八FinFET管M18的背栅连接且其连接端为一位全加器的第二加数输入端,一位全加器的第二加数输入端用于输入第二加数,第五FinFET管M5的前栅、第九FinFET管M9的背栅、第十三FinFET管M13的前栅和第十四FinFET管M14的背栅连接且其连接端为一位全加器的第一反相加数输入端,一位全加器的第一反相加数输入端用于输入第一加数的反相信号,第五FinFET管M5的背栅、第十FinFET管M10的背栅、第十三FinFET管M13的背栅和第十四FinFET管M14的前栅连接且其连接端为一位全加器的第二反相加数输入端,一位全加器的第二反相加数输入端用于输入第二加数的反相信号,第十一FinFET管M11的漏极、第十二FinFET管M12的漏极、第十四FinFET管M14的漏极、第十五FinFET管M15的前栅和第十五FinFET管M15的背栅连接且其连接端为一位全加器的高位进位信号输出端,一位全加器的高位进位信号输出端用于输出高一位的进位信号,第十一FinFET管M11的前栅、第十一FinFET管M11的背栅、第十五FinFET管M15的漏极、第十六FinFET管M16的漏极和第十七FinFET管M17的漏极连接且其连接端为一位全加器的高位反相进位信号输出端,一位全加器的高位反相进位信号输出端用于输出高一位的进位信号的反相信号,第十二FinFET管M12的源极和第十三FinFET管M13的漏极连接,第十七FinFET管M17的源极和第十八FinFET管M18的漏极连接。
[0022] 本实施例中,第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第六FinFET管M6、第七FinFET管M7、第八FinFET管M8、第十一FinFET管M11、第十二FinFET管M12、第十三FinFET管M13、第十五FinFET管M15、第十七FinFET管M17和第十八FinFET管M18的阈值电压均为0.1V,第四FinFET管M4、第五FinFET管M5、第九FinFET管M9、第十FinFET管M10、第十四FinFET管M14和第十六FinFET管M16的阈值电压均为0.6V。
[0023] 为了验证本发明的一种基于FinFET器件的一位全加器的优益性,在BSIMIMG这种标准工艺下,使用电路仿真工具HSPICE在电路的输入频率为100MHz、400MHz、800MHz、1GHz的条件下,将本发明的一种基于FinFET器件的一位全加器、图1(a)和图2(a)所示的传统CMOS的DCVSL逻辑一位全加器(简称传统一位全加器)和BSIMIMG工艺库中的基于FinFET器件的同栅一位全加器(简称同栅一位全加器)这三种全加器的电路进行仿真比较分析,BSIMIMG工艺库对应的电源电压为1V。标准电压(1v)下本发明的一位全加器求和输出电路基于BSIMIMG标准工艺仿真波形图如图3(a)所示,标准电压(1v)下本发明的一位全加器进位输出电路基于BSIMIMG标准工艺仿真波形图如图3(b)所示超阈值电压(0.8v)下本发明的一位全加器求和输出电路基于BSIMIMG标准工艺仿真波形图如图4(a)所示,标准电压(0.8v)下本发明的一位全加器进位输出电路基于BSIMIMG标准工艺仿真波形图如图4(b)所示。
[0024] 在BSIMIMG标准工艺,输入频率为100MHz条件下对三种全加器的电路进行仿真比较,其性能比较表如表1所示。
[0025] 表1输入频率为100MHz时,三种全加器的性能比较表
[0026]
[0027] 从表1中可以得出:本发明的基于FinFET器件的一位全加器的求和输出电路与基于FinFET器件的同栅一位全加器的求和输出电路和传统CMOS的DCVSL逻辑一位全加器的求和输出电路相比,晶体管数量减少2个,延时分别降低了40%和降低了63%,平均总功耗分别升高了0.6%和升高了18%,功耗延时积分别降低了40%和降低了55%。本发明的基于FinFET器件的一位全加器进位输出电路与基于FinFET器件的同栅一位全加器的进位输出电路和传统CMOS的DCVSL逻辑一位全加器的进位输出电路相比,晶体管数量减少4个,延时分别降低了35%和降低了58%,平均总功耗分别降低了15%和降低了6%,功耗延时积分别降低了45%和降低了63%。
[0028] 在BSIMIMG标准工艺,输入频率为400MHz条件下对三种全加器的电路进行仿真比较,其性能比较表如表2所示。
[0029] 表2输入频率为400MHz时,三种全加器的性能比较表
[0030]
[0031] 从表2中可以得出:本发明的基于FinFET器件的一位全加器的求和输出电路与基于FinFET器件的同栅一位全加器的求和输出电路和传统CMOS的DCVSL逻辑一位全加器的求和输出电路相比,晶体管数量减少2个,延时分别降低了40%和降低了63%,平均总功耗分别降低了5%和升高了11%,功耗延时积分别降低了43%和降低了58.5%。本发明的基于FinFET器件的一位全加器的进位输出电路与基于FinFET器件的同栅一位全加器的进位输出电路和传统CMOS的DCVSL逻辑一位全加器的进位输出电路相比,晶体管数量减少4个,延时分别降低了35%和降低了58%,平均总功耗分别降低了14%和降低了6%,功耗延时积分别降低了44%和降低了63%。
[0032] 在BSIMIMG标准工艺,输入频率为800MHz条件下对三种全加器的电路进行仿真比较,其性能比较表如表3所示。
[0033] 表3输入频率为800MHz时,三种全加器的性能比较表
[0034]
[0035] 从表3中可以得出:本发明的基于FinFET器件的一位全加器的求和输出电路与基于FinFET器件的同栅一位全加器的求和输出电路和传统CMOS的DCVSL逻辑一位全加器的求和输出电路相比,晶体管数量减少2个,延时分别降低了40%和降低了63%,平均总功耗分别降低了8.5%和升高了5%,功耗延时积分别降低了45.5%和降低了61%。本发明的基于FinFET器件的一位全加器的进位输出电路与基于FinFET器件的同栅一位全加器的进位输出电路和传统CMOS的DCVSL逻辑一位全加器的进位输出电路相比,晶体管数量减少4个,延时分别降低了35%和降低了58%,平均总功耗分别降低了12.5%和降低了4.5%,功耗延时积分别降低了43%和降低了62%。
[0036] 在BSIMIMG标准工艺,输入频率为1G条件下对三种全加器的电路进行仿真比较,其性能比较表如表4所示。
[0037] 表4输入频率为1G时,三种全加器的性能比较表
[0038]
[0039] 从表4中可以得出:本发明的基于FinFET器件的一位全加器的求和输出电路与基于FinFET器件的同栅一位全加器的求和输出电路和传统CMOS的DCVSL逻辑一位全加器的求和输出电路相比,晶体管数量减少2个,延时分别降低了40%和降低了63%,平均总功耗分别降低了10%和升高了3%,功耗延时积分别降低了46%和降低了62%。本发明的基于FinFET器件的一位全加器的进位输出电路与基于FinFET器件的同栅一位全加器的进位输出电路和传统CMOS的DCVSL逻辑一位全加器的进位输出电路相比,晶体管数量减少4个,延时分别降低了35%和降低了58%,平均总功耗分别降低了12%和升高了4%,功耗延时积分别降低了43%和降低了62%。
[0040] 由上述的比较数据可见,在不影响电路性能的前提下,本发明的基于FinFET器件的一位全加器与基于FinFET器件的同栅一位全加器和传统CMOS的DCVSL逻辑一位全加器相比,晶体管的数量减少了6个,延时、功耗和功耗延时积也得到了显著优化。