[0015] 以下结合附图实施例对本发明作进一步详细描述。
[0016] 实施例一：如图3所示，一种基于FinFET分栅结构互补对称逻辑的同或异或电路，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7和第八FinFET管M8，第一FinFET管M1、第三FinFET管M3、第四FinFET管M4和第七FinFET管M7为P型FinFET管，第二FinFET管M2、第五FinFET管M5、第六FinFET管M6和第八FinFET管M8为N型FinFET管，第一FinFET管M1和第六FinFET管M6鳍的个数均为3，第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第七FinFET管M7和第八FinFET管M8鳍的个数均为1；第一FinFET管M1的源极、第三FinFET管M3的源极和第七FinFET管M7的源极均接入电源，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第四FinFET管M4的前栅、第四FinFET管M4的背栅、第五FinFET管M5的前栅和第五FinFET管M5的背栅连接，第一FinFET管M1的前栅、第二FinFET管M2的前栅、第三FinFET管M3的前栅和第六FinFET管M6的前栅连接且其连接端为同或异或电路的第一输入端，第一FinFET管M1的背栅、第二FinFET管M2的背栅、第三FinFET管M3的背栅和第六FinFET管M6的背栅连接且其连接端为同或异或电路的第二输入端，第二FinFET管M2的源极、第五FinFET管M5的源极、第六FinFET管M6的源极和第八FinFET管M8的源极均接地，第三FinFET管M3的漏极和第四FinFET管M4的源极连接，第四FinFET管M4的漏极、第五FinFET管M5的漏极、第六FinFET管M6的漏极、第七FinFET管M7的前栅、第七FinFET管M7的背栅、第八FinFET管M8的前栅和第八FinFET管M8的背栅连接且其连接端为同或异或电路的异或输出端，第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为同或异或电路的同或输出端。
[0017] 实施例二：如图3所示，一种基于FinFET分栅结构互补对称逻辑的同或异或电路，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7和第八FinFET管M8，第一FinFET管M1、第三FinFET管M3、第四FinFET管M4和第七FinFET管M7为P型FinFET管，第二FinFET管M2、第五FinFET管M5、第六FinFET管M6和第八FinFET管M8为N型FinFET管，第一FinFET管M1和第六FinFET管M6鳍的个数均为3，第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第七FinFET管M7和第八FinFET管M8鳍的个数均为1；第一FinFET管M1的源极、第三FinFET管M3的源极和第七FinFET管M7的源极均接入电源，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第四FinFET管M4的前栅、第四FinFET管M4的背栅、第五FinFET管M5的前栅和第五FinFET管M5的背栅连接，第一FinFET管M1的前栅、第二FinFET管M2的前栅、第三FinFET管M3的前栅和第六FinFET管M6的前栅连接且其连接端为同或异或电路的第一输入端，第一FinFET管M1的背栅、第二FinFET管M2的背栅、第三FinFET管M3的背栅和第六FinFET管M6的背栅连接且其连接端为同或异或电路的第二输入端，第二FinFET管M2的源极、第五FinFET管M5的源极、第六FinFET管M6的源极和第八FinFET管M8的源极均接地，第三FinFET管M3的漏极和第四FinFET管M4的源极连接，第四FinFET管M4的漏极、第五FinFET管M5的漏极、第六FinFET管M6的漏极、第七FinFET管M7的前栅、第七FinFET管M7的背栅、第八FinFET管M8的前栅和第八FinFET管M8的背栅连接且其连接端为同或异或电路的异或输出端，第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为同或异或电路的同或输出端。
[0018] 本实施例中，第一FinFET管M1和第六FinFET管M6为高阈值FinFET管，第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第七FinFET管M7和第八FinFET管M8为低阈值FinFET管。
[0019] 实施例三：如图3所示，一种基于FinFET分栅结构互补对称逻辑的同或异或电路，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6、第七FinFET管M7和第八FinFET管M8，第一FinFET管M1、第三FinFET管M3、第四FinFET管M4和第七FinFET管M7为P型FinFET管，第二FinFET管M2、第五FinFET管M5、第六FinFET管M6和第八FinFET管M8为N型FinFET管，第一FinFET管M1和第六FinFET管M6鳍的个数均为3，第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第七FinFET管M7和第八FinFET管M8鳍的个数均为1；第一FinFET管M1的源极、第三FinFET管M3的源极和第七FinFET管M7的源极均接入电源，第一FinFET管M1的漏极、第二FinFET管M2的漏极、第四FinFET管M4的前栅、第四FinFET管M4的背栅、第五FinFET管M5的前栅和第五FinFET管M5的背栅连接，第一FinFET管M1的前栅、第二FinFET管M2的前栅、第三FinFET管M3的前栅和第六FinFET管M6的前栅连接且其连接端为同或异或电路的第一输入端，第一FinFET管M1的背栅、第二FinFET管M2的背栅、第三FinFET管M3的背栅和第六FinFET管M6的背栅连接且其连接端为同或异或电路的第二输入端，第二FinFET管M2的源极、第五FinFET管M5的源极、第六FinFET管M6的源极和第八FinFET管M8的源极均接地，第三FinFET管M3的漏极和第四FinFET管M4的源极连接，第四FinFET管M4的漏极、第五FinFET管M5的漏极、第六FinFET管M6的漏极、第七FinFET管M7的前栅、第七FinFET管M7的背栅、第八FinFET管M8的前栅和第八FinFET管M8的背栅连接且其连接端为同或异或电路的异或输出端，第七FinFET管M7的漏极和第八FinFET管M8的漏极连接且其连接端为同或异或电路的同或输出端。
[0020] 本实施例中，第一FinFET管M1和第六FinFET管M6为高阈值FinFET管，第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第七FinFET管M7和第八FinFET管M8为低阈值FinFET管。
[0021] 本实施例中，第一FinFET管M1和第六FinFET管M6的阈值电压为0.6V，第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第七FinFET管M7和第八FinFET管M8的阈值电压为0.1V。
[0022] 为了验证本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路的优越性，在BSIMIMG标准工艺下，本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路分别与现有的基于FinFET器件同栅结构互补对称逻辑同或异或电路和基于FinFET器件同栅结构传输门逻辑的同或异或电路的各种性能进行比较。使用电路仿真工具HSPICE在电路的输入频率为200MHz、500MHz、800MHz、1GHz的条件下对三种电路结构进行仿真比较分析，BSIMIMG工艺库对应的电源电压为1V。标准电压(1v)下，本发明的基于FinFET器件分栅结构静态互补逻辑的同或异或电路在BSIMIMG标准工艺下的仿真波形图如图3所示；超阈值电压(0.8v)下，本发明的基于FinFET器件分栅结构静态互补逻辑的同或异或电路在BSIMIMG标准工艺下的仿真波形图如图4所示。
[0023] 超阈值条件下(电源电压为0.8V)，电路输入频率200MGHZ时，本发明基于FinFET器件分栅结构互补对称逻辑的同或异或电路和基于FinFET器件同栅结构互补对称逻辑同或异或电路、基于FinFET器件同栅结构传输门逻辑的同或异或电路的各种性能比较如表1所示。
[0024] 表1
[0025]
[0026] 从表1可以看出，本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路和基于FinFET器件同栅结构互补对称逻辑同或异或电路、基于FinFET器件同栅结构传输门逻辑的同或异或电路相比，晶体管数量分别减少6个和2个，输出异或延时分别降低了25.4％和升高了5.3％，输出同或延时降低18.4％和升高了3.6％,平均总功耗分别降低了
44.2％和降低了31.3％,功耗延时积分别降低了45.9％和降低了28.8％。
[0027] 超阈值条件下(电源电压为0.8V)，电路输入频率500MGHZ时，本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路和基于FinFET器件同栅结构静态互补逻辑同或异或电路、基于FinFET器件同栅结构传输门逻辑的同或异或电路的各种性能比较如表2所示。
[0028] 表2
[0029]
[0030] 从表2可以看出，本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路和基于FinFET器件同栅结构互补对称逻辑同或异或电路、基于FinFET器件同栅结构传输门逻辑的同或异或电路相比，晶体管数量分别减少6个和2个，输出异或延时分别降低了25.4％和升高了5.3％，输出同或延时降低18.4％和升高了3.6％,平均总功耗分别降低了
36.7％和降低了19.2％,功耗延时积分别降低了48.4％和降低了16.3％。
[0031] 超阈值条件下(电源电压为0.8V)，电路输入频率800MGHZ时，本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路和基于FinFET器件同栅结构互补对称逻辑同或异或电路、基于FinFET器件同栅结构传输门逻辑的同或异或电路的各种性能比较如表3所示。
[0032] 表3
[0033]
[0034] 从表3可以看出，本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路和基于FinFET器件同栅结构互补对称逻辑同或异或电路、基于FinFET器件同栅结构传输门逻辑的同或异或电路相比，晶体管数量分别减少6个和2个，输出异或延时分别降低了25.4％和升高了5.3％，输出同或延时降低18.4％和升高了3.6％,平均总功耗分别降低了
31.4％和降低了9.9％,功耗延时积分别降低了43.9％和降低了6.7％。
[0035] 超阈值条件下(电源电压为0.8V)，电路输入频率1GHZ时，本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路和基于FinFET器件同栅结构互补对称逻辑同或异或电路、基于FinFET器件同栅结构传输门逻辑的同或异或电路的各种性能比较如表4所示。
[0036] 表4
[0037]
[0038]
[0039] 从表4可以看出，本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路和基于FinFET器件同栅结构互补对称逻辑同或异或电路、基于FinFET器件同栅结构传输门逻辑的同或异或电路相比，晶体管数量分别减少6个和2个，输出异或延时分别降低了25.4％和升高了5.3％，输出同或延时降低18.4％和升高了3.6％,平均总功耗分别降低了
28.5％和降低了37.9％,功耗延时积分别降低了41.7％和降低了1.6％。
[0040] 由上述比较结果可知，在不影响电路性能的前提下，本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路和基于FinFET器件同栅结构互补对称逻辑同或异或电路相比晶体管数量减少了，延时、平均功耗、功耗延时积得到了很大优化；本发明的基于FinFET器件分栅结构互补对称逻辑的同或异或电路和基于FinFET器件同栅结构传输门逻辑的同或异或电路相比，晶体管的数量减少了，平均功耗和功耗延时积得到了很大的优化。
