[0029] 以下结合附图对本发明作进一步说明。
[0030] 图1是独立式键盘操作识别及编码电路原理框图，由独立式键盘400、第一移位寄存器100、第二移位寄存器200、状态码寄存器500、编码器300组成。
[0031] 图2是本发明实施例的独立式键盘400的电路图，共有4个按键，由按键S1、按键S2、按键S3、按键S4和连接至电源+VCC的上拉电阻R1、上拉电阻R2、上拉电阻R3、上拉电阻R4组成。独立式键盘400的4个输出端分别一一对应输出按键S1、按键S2、按键S3、按键S4的状态信号I1、I2、I3、I4，按键按下时，相应输出端的状态信号为低电平；按键未按下时，相应输出端的状态信号为高电平。
[0032] 图1中的第一移位寄存器100、第二移位寄存器200、状态码寄存器500、编码器300组成扫描定位电路，其实施例电路图如图3所示。实施例独立式键盘电路输出的状态信号有4位，因此，第一移位寄存器100、第二移位寄存器200都为4位二进制移位寄存器，其中，第一移位寄存器100具有并行输入、并行输出和串行输出功能，第二移位寄存器200具有串行输入、并行输出功能；第一移位寄存器100的4个并行输入端L0～L3依次连接至I1、I2、I3、I4，第二移位寄存器200的串行输入端D2连接至第一移位寄存器100的串行输出端Q13。第一移位寄存器100、第二移位寄存器200的移位脉冲输入端CLK1、CLK2均连接至移位脉冲CP2，第一移位寄存器100的预置脉冲输入端CLK0连接至扫描脉冲CP1。
[0033] 状态码寄存器500要求寄存8位二进制数据，其8位数据输入端D57～D50中的4位连接至第一移位寄存器100的并行输出端Q13～Q10，另外4位连接至第二移位寄存器200的并行输出端Q23～Q20；实施例中，D57～D54连接至Q23～Q20，D53～D50连接至Q13～Q10。状态码寄存器500的接收脉冲输入端CLK5连接至锁存脉冲CP3。
[0034] 编码器300的8个输入端A7～A0连接至状态码寄存器500的8个数据输出端Q57～Q50。编码器300输出经过扫描定位确定的4位二进制键号。
[0035] 图3实施例中，第二移位寄存器200可以选择由各种中规模集成移位寄存器组成，或者由边沿触发器组成；由边沿触发器组成第二移位寄存器200时，优选由边沿触发的D触发器组成。状态码寄存器500由边沿触发器组成，优选由边沿触发的D触发器组成，例如，由双D触发器74HC74、4D触发器74HC175、8D触发器74HC273组成。
[0036] 图4是本发明实施例的第一移位寄存器100的电路图，由4个置位、复位功能均低电平有效的D触发器101～104、8个与非门105～112组成。实施例中，D触发器101～104选择双D触发器74HC74，其触发脉冲上升沿有效。扫描脉冲CP1通过8个与非门105～112控制D触发器101～104的置位、复位功能。以D触发器101为例，扫描脉冲CP1为低电平时，与非门105、与非门106输出高电平，D触发器101的置位、复位功能无效；扫描脉冲CP1为高电平且L0＝0时，与非门105的输出为 与非门106的输出为L0，即D触发器101的置位功能无效、复位功能有效，使Q10＝0；扫描脉冲CP1为高电平且L0＝1时，与非门105的输出为 与非门106的输出为L0，即D触发器101的置位功能有效、复位功能无效，使Q10＝1。D触发器102～104的工作原理与D触发器101一样，当扫描脉冲CP1为高电平时，Q10＝L0，Q11＝L1，Q12＝L2，Q13＝L3；当扫描脉冲CP1为低电平时，由于D触发器101～104的触发脉冲输入端CLK10、CLK11、CLK12、CLK13均连接至CP2，因此，在每个移位脉冲CP2的上升沿，第一移位寄存器100移一次位，即Q13＝Q12，Q12＝Q11，Q11＝Q10，Q10＝0。
[0037] 图3实施例中，编码器300为只读存储器。只读存储器的地址输入端A7～A0为编码器300的输入端，只读存储器的数据输出端D3～D0为编码器300的编码输出端C3～C0。
[0038] 独立式键盘操作识别及编码方法原理如下：
[0039] 扫描定位电路在扫描脉冲CP1、移位脉冲CP2、锁存脉冲CP3的控制下工作，相关的脉冲时序图如图5所示。
[0040] 实施例中CP1、CP2、CP3的时序满足以下要求：在一个周期中，CP1有1个脉冲，CP2有4个脉冲，CP3有1个脉冲；各脉冲按照1个CP1脉冲、1个CP3脉冲、4个CP2脉冲的顺序周而复始。
[0041] 满足时序要求的CP1、CP2、CP3脉冲可以由各种脉冲分配器产生，图6是本发明实施例的脉冲电路原理图，由振荡器801、计数器802、脉冲分配器803组成。图5中的时钟脉冲CP由振荡器产生，CP送至计数器802进行计数，计数器802为12进制计数器，其结果P的12个状态(数值)依次为P0→P11，如图5所示。实施例中的脉冲分配器803采用ROM存储器实现，在此称为脉冲分配ROM存储器。脉冲分配ROM存储器的地址输入连接至计数器802的计数输出，脉冲分配ROM存储器的3位数据输出端分别输出为CP1脉冲、CP2脉冲、CP3脉冲。脉冲分配ROM存储器的写入内容见表1。
[0042] 表1中的ROM存储器地址，即计数器输出至少为4位二进制码。一般情况下，计数器802如果采用二进制加法规则，则P0～P11顺序对应4位二进制码0000～1011，即ROM存储器地址范围为0000～1011，地址0000～1011的存储内容为表1中P0～P11对应的内容。
[0043] 脉冲分配ROM存储器需要3位数据输出。设脉冲分配ROM存储器的地址输入有R位，R当独立式键盘有N位键盘状态信号输出时，R的选择需要满足2大于等于2×(N+2)。
[0044] 振荡器801为多谐振荡器。CP1扫描脉冲、CP3锁存脉冲的周期均为20～100ms。CP1、CP2、CP3也可以由独立式键盘操作识别及编码电路之外的电路或者装置提供。
[0045] 表1脉冲分配ROM存储器数据表
[0046]
[0047] 第一移位寄存器100在扫描脉冲CP1的控制下，对独立式键盘400输出的状态信号I1、I2、I3、I4进行数据锁存，此时第一移位寄存器100的输出称为现态键值；第二移位寄存器200在上一周期经由4个CP2脉冲的控制，将上一周期扫描脉冲CP1锁存至第一移位寄存器100的输出移位到第二移位寄存器200输出端，因此，此时第二移位寄存器200的输出称为前态键值。
[0048] 扫描脉冲CP1之后的锁存脉冲CP3将第一移位寄存器100输出的现态键值、第二移位寄存器200输出的前态键值锁存在状态码寄存器500的输出端，状态码寄存器500的输出同样为前态键值与现态键值。
[0049] 第一移位寄存器100、第二移位寄存器200的移位脉冲均边沿有效，因此，CP2可以是正脉冲，也可以是负脉冲；状态码寄存器500的接收脉冲边沿有效，因此，CP3可以是正脉冲，也可以是负脉冲。第一移位寄存器100的预置脉冲为边沿有效时，扫描脉冲CP1可以是正脉冲，也可以是负脉冲。第一移位寄存器100的预置脉冲为高电平有效时，要求扫描脉冲CP1为正脉冲；第一移位寄存器100的预置脉冲为低电平有效时，要求扫描脉冲CP1为负脉冲；实施例中，第一移位寄存器100的预置脉冲为高电平有效，所以，扫描脉冲CP1采用正脉冲。
[0050] 实施例中，状态码寄存器500数据输出端输出的4位现态键值和4位前态键值共同组成8位状态码。所述的8位状态码用于识别独立式键盘的当前状态和操作状态。例如，本实施例中，无键按下的状态码是11111111；S1键单键按下操作的状态码是11111110；S1键单键按下且维持的状态码是11101110；S1键单键释放操作的状态码是11101111；S2键单键按下操作的状态码是11111101；S4键单键按下操作的状态码是11110111；S2+S1组合操作的S1按下操作，表示先按下S2后，在S2维持按下的状态再按下S1的操作，该操作的状态码是11011100。
[0051] 编码器300用于将状态码转换为键号。实施例中，设有7个有效的键盘操作与状态，包括：
[0052] 操作0：按键S1的单键按下操作，键号为0000；
[0053] 操作1：按键S2的单键按下操作，键号为0001；
[0054] 操作2：按键S3的单键按下操作，键号为0010；
[0055] 操作3：按键S3单键按下后的维持状态，键号为0011；
[0056] 操作4：按键S4单键按下后，再按下按键S1的组合键操作，键号为0100；
[0057] 操作5：按键S4单键按下后，再按下按键S2的组合键操作，键号为0101；
[0058] 操作6：按键S1的单键释放操作，键号为0110。
[0059] 根据上述规定得到的状态码和键号见编码表2：
[0060] 表2编码表
[0061]键盘操作 状态码(地址) 键号(存储数据)
S1单键按下 11111110 0000
S2单键按下 11111101 0001
S3单键按下 11111011 0010
S3单键按下维持 10111011 0011
S4+S1组合操作 01110110 0100
S4+S2组合操作 01110101 0101
S1单键释放 11101111 0110
其他操作或状态 ******** 1111
[0062] 编码器300为组合逻辑电路，设计的电路满足表2的逻辑关系即可。
[0063] 实施例的编码器300优选由只读存储器组成。所选只读存储器有8位地址，共28个4位二进制存储单元。7个有效的键盘操作与状态有7个有效状态码，对应7个有效的键号；将状态码作为只读存储器的地址A7～A0，在与7个有效状态码相对应的存储单元中，将相应的键号作为存储数据写入。7个有效的键盘操作与状态之外产生的状态码为无效状态码，即表2中的其他操作或状态所产生的为无效状态码；在其他存储单元中，全部写入无效键号，无效键号为7个有效键号之外的一个值，实施例中，无效键号为1111。
[0064] 只读存储器一直工作在数据输出状态。当只读存储器具有片选控制、数据输出缓冲控制功能时，应使其片选控制、数据输出缓冲控制处于有效状态。
[0065] 实施例中的键号为4位二进制码。键号的二进制位数可以根据需要增加，或者减少，此时，只需选择与此相匹配的只读存储器即可。设键号的二进制位数为M，M值的选择应满足2M大于等于有效键号与无效键号的数量之和。当独立式键盘有N位键盘状态信号输出时，只读存储器需要有2×N位地址输入，M位数据输出。
[0066] 如果需要增减按键操作功能或者是调整按键操作功能，只需根据需要修改表2，将修改后的内容重新写入只读存储器的存储内容即可。
[0067] 将状态码寄存器500进行数据锁存的时刻的锁存脉冲CP3的边沿称为状态锁存沿，实施例中为CP3的上升沿。实施例中，当独立式键盘S1单键按下时，编码器300在S1单键按下，经过CP1、CP3两级锁存后，从CP3的状态锁存沿开始，至下一个CP3的状态锁存沿为止，编码输出端C3～C0输出键号0000；当独立式键盘S2单键按下时，编码器300在S2单键按下，经过CP1、CP3两级锁存后，从CP3的状态锁存沿开始，至下一个CP3的状态锁存沿为止，输出键号0001；当独立式键盘先按下S4后，再按下S1，编码器300在S1组合键按下，经过CP1、CP3两级锁存后，从CP3的状态锁存沿开始，至下一个CP3的状态锁存沿为止，输出键号0100；当独立式键盘先按下S4后，再按下S2，编码器300在S2组合键按下，经过CP1、CP3两级锁存后，从CP3的状态锁存沿开始，至下一个CP3的状态锁存沿为止，输出键号0101；当独立式键盘S1单键释放时，编码器300在S1单键释放，经过CP1、CP3两级锁存后，从CP3的状态锁存沿开始，至下一个CP3的状态锁存沿为止，输出键号0110；因此可以看出，当识别的是独立式键盘的有效按键操作时，编码器300在该有效按键操作后的CP3的状态锁存沿开始，至下一个CP3的状态锁存沿为止，输出持续时间为一个CP3周期宽度的有效键号。
[0068] 实施例中，当独立式键盘S3单键按下时，编码器300在S3单键按下，经过CP1、CP3两级锁存后，从CP3的状态锁存沿开始，至下一个CP3的状态锁存沿为止，输出键号0010；在接下来的CP3的状态锁存沿开始，至S3单键按下维持状态结束，经过CP1、CP3两级锁存后的CP3状态锁存沿为止，编码器300输出键号0011；因此可以看出，当识别的是独立式键盘的维持状态时，编码器300输出有效键号的持续时间与该维持状态的持续时间相适应。
[0069] 当键盘的状态或操作为表2中所述的7个有效的键盘操作与状态之外时，编码器300输出无效键号1111。无论是输出有效键号，还是输出无效键号，编码器300改变输出内容的时刻为CP3的状态锁存沿；实施例中，编码器300改变输出内容的时刻为CP3的上升沿。
[0070] CP3的周期为独立式键盘的扫描周期。键盘扫描周期在20ms以上时，能够有效地避开键盘按键抖动的影响；键盘扫描周期在100ms以下时，不至于遗漏键盘操作；因此，CP3的周期应该控制在20～100ms。
[0071] 图7是本发明实施例的键盘状态变化脉冲产生单元的电路图。当识别的是独立式键盘的有效按键操作时，编码器300在该有效按键操作后的CP3的状态锁存沿开始，至下一个CP3的状态锁存沿为止，输出持续时间为一个CP3周期宽度的有效键号。接收所述独立式键盘输出的装置，需要时刻查询独立式键盘的输出，获取键号。查询的周期间隔必须小于CP3的周期。
[0072] 图7所示电路用于判断独立式键盘输出的键号是否发生改变，当独立式键盘输出的键号发生改变时，输出键盘状态变化脉冲，用于辅助独立式键盘的接收装置接收独立式键盘输出的键号，例如，将键盘状态变化脉冲作为接收装置的中断请求信号。
[0073] 图7所示电路由延迟缓冲器601、异或门602、异或门603、异或门604、异或门605、或门606组成。延迟缓冲器601由只具有触发功能的4个边沿触发器组成，4个边沿触发器的触发输入端为延迟缓冲器601的接收脉冲输入端，均连接至CP3；延迟缓冲器601在CP3的状态锁存沿进行数据锁存。
[0074] 延迟缓冲器601用于对编码器300的编码输出端的4位数据C3～C0分别进行延迟处理。延迟缓冲器601的4个数据输入端D63～D60连接至编码器300的编码输出端C3～C0，延迟缓冲器601的4个数据输出端Q63～Q60相应输出的数据是C31～C01；C31～C01经过延迟缓冲器601的一级缓冲后，其信号比C3～C0延迟一个CP3脉冲周期，图8所示为本发明实施例的键盘有效操作的相关波形示意图。设在CP3脉冲的T1区间，独立式键盘存在一次有效操作，实施例的有效操作包括：S1单键按下、S2单键按下、S3单键按下、S4+S1组合操作的S1按下、S4+S2组合操作的S2按下、S1单键释放。在一次有效操作的下一个状态锁存沿，即图8中CP3脉冲T1区间之后的上升沿，编码器300输出的编码C3～C0发生改变；在T2区间，编码器300输出一个CP3脉冲周期的有效编码C3～C0；在T3、T4及之后区间，编码器300输出的编码C3～C0再一次改变且进入维持状态，该维持状态可能是例如S1单键按下后面的维持状态，输出无效键号，也可能是S3单键按下后面的维持状态，输出有效键号，直到下一次有效操作。
[0075] 图8中的D6脉冲示意表示编码器300输出的编码C3～C0是处于维持状态，没有变化，还是发生改变，实际电路中不存在所述的D6脉冲。如图8所示，D6脉冲为低电平，示意表示编码器300输出的编码C3～C0是处于维持状态，没有变化；D6脉冲为高电平，示意表示编码器300输出一个周期的有效编码C3～C0。图8中的Q6反映的是C31～C01的变化情况，显然，Q6比D6延迟一个CP3脉冲周期。同样，实际电路中不存在所述的Q6脉冲。
[0076] 图8中，编码器300输出的编码C3～C0是处于维持状态，没有变化，还是发生改变，实际是由4位延迟缓冲器601、异或门602、异或门603、异或门604、异或门605、或门606所组成的逻辑电路完成。4个异或门分别与编码器300编码输出端C3～C0中的1位相对应，输入分别为4位延迟缓冲器601的输入、输出信号。例如，异或门602的两个输入信号分别为C0和C01，C01比C0延迟一个CP3脉冲周期，因此，当C0发生变化时，异或门602输出1个CP3脉冲周期宽度的正脉冲；当C0为一个CP3脉冲周期宽度变化信号时，异或门602输出2个CP3脉冲周期宽度的正脉冲。异或门603、异或门604、异或门605分别判断C1～C3是否发生变化，原理与判断C0是否发生变化相同。异或门602、异或门603、异或门604、异或门605的输出端分别连接至或门606的输入端，或门606用于综合判断C0～C3是否发生变化，只要C0～C3发生变化，或门606即输出键盘状态变化脉冲F，该脉冲为正脉冲。
[0077] 实施例中，延迟缓冲器601选择上升沿触发的8D触发器74HC273。
[0078] 延迟缓冲器601还可以采用其他方案，例如，采用RC电路，利用4个RC电路分别对C0～C3进行延迟；如果RC电路的延迟时间小于一个CP3脉冲周期，则编码器300输出一个周期的有效编码C3～C0时，在输出有效编码C3～C0开始和输出有效编码C3～C0结束都产生一个键盘状态变化脉冲，键盘状态变化脉冲的宽度等于RC电路延迟时间；如果RC电路的延迟时间大于等于一个CP3脉冲周期，则编码器300输出一个周期的有效编码C3～C0时，在输出有效编码C3～C0开始时产生一个键盘状态变化脉冲，该脉冲宽度大于等于2个CP3脉冲周期。要求RC电路的延迟时间不超过2个CP3脉冲周期，以免产生漏报。
[0079] 所述的发明电路中，将对单键操作、组合键操作、键盘维持状态操作的定位，由满足特定时序要求的3个脉冲控制转换成同一二进制长度的状态码，采用统一编码的方式进行处理，单键操作、组合键操作、键盘维持状态操作仅体现在状态码的不同上；如果需要增减按键操作功能或者是调整按键操作功能，不需要修改键盘扫描电路结构，只需根据增减后的状态码表更新编码器300、即重新写入更新只读存储器的存储内容即可。所述发明电路没有使用单片机、ARM等微控制器，不用运行程序，工作可靠。
