[0039] 以下结合附图对本发明作进一步说明。
[0040] 如图1所示为车轮传感器安装位置实施例。图1实施例中，第一车轮传感器201安装在右道轨102的内侧，处于车轴线B1上。在机车、列车的行进中，当车轮车轴行进车轴线B1 位置时，第一车轮传感器201感应到车轮并输出有效的第一计轴脉冲信号。第一车轮传感器 201可以安装在右道轨外侧或者内侧，也可以安装在左道轨对称位置的外侧或者内侧，即必须处于同一车轴线B1上。
[0041] 图1实施例中，第二车轮传感器202安装在右道轨102的内侧，处于车轴线B2上。在机车、列车的行进中，当车轮车轴行进车轴线B2位置时，第二车轮传感器202感应到车轮并输出有效的第二计轴脉冲信号。第二车轮传感器202可以安装在右道轨外侧或者内侧，也可以安装在左道轨对称位置的外侧或者内侧，即必须处于同一车轴线B2上。
[0042] 图1实施例中，第三车轮传感器203安装在右道轨102的内侧，处于车轴线B3上。在机车、列车的行进中，当车轮车轴行进车轴线B3位置时，第三车轮传感器203感应到车轮并输出有效的第三计轴脉冲信号。第三车轮传感器203可以安装在右道轨外侧或者内侧，也可以安装在左道轨对称位置的外侧或者内侧，即必须处于同一车轴线B3上。
[0043] 图1实施例中，第四车轮传感器204安装在右道轨102的内侧，处于车轴线B4上。在机车、列车的行进中，当车轮车轴行进车轴线B4位置时，第四车轮传感器204感应到车轮并输出有效的第四计轴脉冲信号。第四车轮传感器204可以安装在右道轨外侧或者内侧，也可以安装在左道轨对称位置的外侧或者内侧，即必须处于同一车轴线B4上。
[0044] 上述各车轮传感器可以选择机械传感器、红外传感器、超声压电转换器、涡流线圈感应传感器、磁头传感器等各种计轴传感器中的同一种类型的传感器，也可以选择不同的传感器。优选其中同一种类型的传感器同时作为第一车轮传感器201、第二车轮传感器202、第三车轮传感器203和第四车轮传感器204。
[0045] 如图2所示为轨道计轴式电路分路系统实施例结构框图。图2所示系统实施例中，第一车轮传感器201、第二车轮传感器202、第三车轮传感器203、第四车轮传感器204输出的第一计轴脉冲信号M1、第二计轴脉冲信号M2、第三计轴脉冲信号M3、第四计轴脉冲信号 M4被送至计轴分路单元500，计轴分路单元500输出轨道闭塞区间占用信号J1。
[0046] 如图3所示为计轴分路单元实施例结构框图，包括计数脉冲产生模块501、计数器模块 502、比较模块503、清零信号产生模块504。
[0047] 第一车轮传感器201、第二车轮传感器202安装在轨道闭塞区间的一端用于检测机车 (列车)是否从该端进入或者驶出，第三车轮传感器203、第四车轮传感器204安装在轨道闭塞区间的另外一端用于检测机车(列车)是否从该端进入或者驶出。
[0048] 如图4所示为第一计轴脉冲信号和第二计轴脉冲信号满足车轴的进入逻辑状态示例波形，图5所示为第一计轴脉冲信号和第二计轴脉冲信号满足车轴的驶出逻辑状态示例波形。
[0049] 图1实施例中，机车(列车)从第一车轮传感器201、第二车轮传感器202安装端进入轨道闭塞区间时，先有第一计轴脉冲信号M1，后有第二计轴脉冲信号M2，且车轮传感器安装位置的车轴线B1与车轴线B2的距离小于机车(列车)的车轮直径，保证了M1有效信号消失前M2即开始有效。判别第一计轴脉冲信号M1和第二计轴脉冲信号M2满足车轴的进入逻辑状态的条件是：在第二计轴脉冲信号M2有效期间，第一计轴脉冲信号M1从有效变为无效。图4中，实施例中信号M1、信号M2都为低电平有效，在信号M2的低电平期间，信号M1从低电平变为高电平满足车轴的进入逻辑状态，加计数脉冲输出端H1输出一个加计数脉冲，减计数脉冲输出端L1不输出脉冲。
[0050] 机车(列车)从第一车轮传感器201第二车轮传感器202安装端驶出轨道闭塞区间时，先有第二计轴脉冲信号M2，后有第一计轴脉冲信号M1，且M2有效信号消失前M1即开始有效。判别第一计轴脉冲信号M1和第二计轴脉冲信号M2满足车轴的驶出逻辑状态的条件是：在第一计轴脉冲信号M1有效期间，第二计轴脉冲信号M2从有效变为无效。图5中，实施例中信号M1、信号M2都为低电平有效，在信号M1的低电平期间，信号M2从低电平变为高电平满足车轴的进入逻辑状态，减计数脉冲输出端L1输出一个减计数脉冲，加计数脉冲输出端H1不输出脉冲。
[0051] 如图6所示为第三计轴脉冲信号和第四计轴脉冲信号满足车轴的驶出逻辑状态示例波形，图7所示为第三计轴脉冲信号和第四计轴脉冲信号满足车轴的进入逻辑状态示例波形。
[0052] 图1实施例中，机车(列车)从第三车轮传感器203、第四车轮传感器204安装端驶出轨道闭塞区间时，先有第三计轴脉冲信号M3，后有第四计轴脉冲信号M4，且车轮传感器安装位置的车轴线B3与车轴线B4的距离小于机车(列车)的车轮直径，保证了M3有效信号消失前M4即开始有效。判别第三计轴脉冲信号M3和第四计轴脉冲信号M4满足车轴的输出逻辑状态的条件是：在第四计轴脉冲信号M4有效期间，第三计轴脉冲信号M3从有效变为无效。图6中，实施例中信号M3、信号M4都为低电平有效，在信号M4的低电平期间，信号M3从低电平变为高电平满足车轴的进入逻辑状态，减计数脉冲输出端L1输出一个减计数脉冲，加计数脉冲输出端H1不输出脉冲。
[0053] 机车(列车)从第三车轮传感器203、第四车轮传感器204安装端进入轨道闭塞区间时，先有第四计轴脉冲信号M4，后有第三计轴脉冲信号M3，且M4有效信号消失前M3即开始有效。判别第三计轴脉冲信号M3和第四计轴脉冲信号M4满足车轴的驶出逻辑状态的条件是：在第三计轴脉冲信号M3有效期间，第四计轴脉冲信号M4从有效变为无效。图7 中，实施例中信号M3、信号M4都为低电平有效，在信号M3的低电平期间，信号M4从低电平变为高电平满足车轴的进入逻辑状态，加计数脉冲输出端H1输出一个加计数脉冲，减计数脉冲输出端L1不输出脉冲。
[0054] 如图8所示为加计数脉冲或者减计数脉冲产生电路实施例。图8中，C51、R51、D51 组成的微分电路可以将K2信号中的上升沿转换为一个正脉冲；反相器F51将负计轴脉冲信号转换为正计轴脉冲信号。设图8中K1为M2，K2为M1，则与非门F52的输出为加计数脉冲H11；设图8中K1为M3，K2为M4，则与非门F52的输出为加计数脉冲H12；加计数脉冲H11、加计数脉冲H12均为负脉冲；计数脉冲产生模块501中，当加计数脉冲 H11、加计数脉冲H12中任何一个有负脉冲输出时，加计数脉冲H1输出负脉冲。
[0055] 设图8中K1为M1，K2为M2，则与非门F52的输出为减计数脉冲L11；设图8中K1 为M4，K2为M3，则与非门F52的输出为减计数脉冲L12；减计数脉冲L11、减计数脉冲 L12均为负脉冲；计数脉冲产生模块501中，当减计数脉冲L11、减计数脉冲L12中任何一个有负脉冲输出时，减计数脉冲L1输出负脉冲。
[0056] 计数器模块502为可逆计数器，其CP+为加计数脉冲输入端，CP-为减计数脉冲输入端。计数器模块502的输出Q送至比较模块503。设图3中的X等于1；当计数器模块502 的输出Q大于1时，输出的轨道闭塞区间占用信号J1有效，说明轨道闭塞区间有机车(列车)；J1有效时控制轨道继电器线圈失电，接通红灯电路或者使信号机显示险阻禁行。当计数器模块502的输出Q小于等于1时，输出的轨道闭塞区间占用信号J1无效，说明轨道闭塞区间没有机车(列车)；J1无效时控制轨道继电器线圈得电，接通绿灯电路或者使信号机显示平安通行。X用于容许计轴信号出现偶发错误(有偶发干扰脉冲或者脉冲丢失)时，轨道闭塞区间占用信号J1能够正常发出。X越大，其容许计轴信号出现偶发错误的容许度越大。计数器模块502中的R为清零输入端。比较模块503对其2个输入数据进行比较，当输入数据DA大于输入数据DB时，输出的轨道闭塞区间占用信号J1有效；当输入数据DA 小于等于输入数据DB时，输出的轨道闭塞区间占用信号J1无效。
[0057] 清零信号产生模块504在轨道闭塞区间占用信号从有效变为无效时，延时产生一个清零脉冲使计数器模块502的输出变为0。以X等于1为例，当计数器模块502的输出从2变为 1时，轨道闭塞区间占用信号从有效变为无效，清零信号产生模块504延时产生一个清零脉冲使计数器模块502的输出变为0。正常情况下，机车(列车)通过轨道闭塞区间时，计数器模块502的输出会从0加计数至机车(列车)的车轴数量，然后再减计数归0。延时产生一个清零脉冲的作用是：正常情况下，如果当计数器模块502的输出从2变为1，轨道闭塞区间占用信号从有效变为无效时，机车仍有车轴在轨道闭塞区间，此时清零信号产生模块 504马上产生一个清零脉冲使计数器模块502的输出变为0，则机车(列车)的剩余车轴驶出轨道闭塞区间后，计数器模块502的输出从0减去1，出现错误计轴结果，会造成比较模块503输出错误判断结果。如果延时一定时间再将清零脉冲输出至计数器模块502，使计数器模块502延时后再清0，只要保证延时的时间比机车(列车)的剩余车轴驶出轨道闭塞区间所需要的时间长，则机车(列车)全部车轴驶出轨道闭塞区间后，计数器模块502的输出为0，保证所述系统对下一机车(列车)的正常计轴。当计轴信号出现偶发错误(有偶发干扰脉冲或者脉冲丢失)，机车(列车)全部车轴驶出轨道闭塞区间后，计数器模块502的输出小于等于X，清零信号产生模块504在轨道闭塞区间占用信号从有效变为无效时，延时产生一个清零脉冲使计数器模块502的输出从小于等于X的值变为0，同样可以保证所述系统对下一机车(列车)的正常计轴。
[0058] 计轴分路单元的功能可以采用各种中规模逻辑电路来实现，还可以采用CPLD、 FPGA、PAL、GAL等器件来实现。
[0059] 如图9所示为脉冲干扰滤除单元实施例，包括脉冲干扰滤除单元包括正向充放电电路、反向充放电电路、数据选择器。图9实施例中，正向电流驱动器、正向抗干扰电容、正向抗干扰施密特电路分别为电流驱动器U11、电容C11、施密特电路F11，组成了正向充放电电路；反向电流驱动器、反向抗干扰电容、反向抗干扰施密特电路分别为电流驱动器U21、电容C21、施密特电路F21，组成了反向充放电电路。电容C11的一端接施密特电路F11的输入端，另外一端连接至公共地；电容C21的一端接施密特电路F21的输入端，另外一端连接至公共地。P1为输入脉冲端，P2为输出脉冲端。
[0060] 图9实施例中，数据选择器T11为二选一数据选择器，二个数据输入信号与输出信号之间都是同相关系，施密特电路F11、施密特电路F21则分别为同相施密特电路和反相施密特电路，因此，数据选择器T11输出与施密特电路F11输入信号之间为同相关系，数据选择器T11输出与施密特电路F21输入信号之间为反相关系。数据选择器T11的功能为：当选择控制端A＝0时，输出Y＝D1；当选择控制端A＝1时，输出Y＝D2。数据选择器T11的输出端Y(即脉冲输出端P2)直接连接至数据选择器T11的选择控制端A，输出脉冲P2为低电平时，控制数据选择器T11选择施密特电路F11的输出信号A3送到数据选择器的输出端 Y；输出脉冲P2为高电平时，控制数据选择器T11选择施密特电路F21的输出信号A4送到数据选择器的输出端Y。
[0061] 图10为脉冲干扰滤除单元实施例的波形，包括输入脉冲P1和施密特电路F11输出 A3、施密特电路F21输出A4、输出脉冲P2的波形。图9中，当输入脉冲P1长时间维持为低电平时，A1点为低电平，施密特电路F11的输出A3为低电平；当输入脉冲P1长时间维持为高电平时，A1点为高电平，A3为高电平。当输入脉冲P1从高电平变成低电平时，电流驱动器U11的输出A1立即变成低电平电位，A3立即从高电平变成低电平。当输入脉冲 P1从低电平变成高电平时，A1电位因电流驱动器U11输出的驱动电流向电容C11充电而上升，当充电时间达到T1，A1电位上升达到并超过施密特电路F11的上限门槛电压时，A3 从低电平变成高电平；当P1的正脉冲宽度小于T1，充电时间小于T1，A1电位未达到施密特电路F11的上限门槛电压时P1即变成低电平，A1电位立即变成低电平电位，A3维持低电平状态。图10中，P1和A3的初始状态为低电平。正窄脉冲11、正窄脉冲12、正窄脉冲 13的宽度均小于T1，A1电位无法经充电达到或超过施密特电路F11的上限门槛电压，对 A3状态没有影响；P1的正脉冲14的宽度大于T1，因此，在P1的正脉冲14的上升沿过时间T1后，A3从低电平变为高电平。P1的正脉冲14的下降沿使A3从高电平变为低电平， P1的正脉冲15的宽度大于T1，在正脉冲15上升沿过时间T1后，A3从低电平变为高电平。P1正脉冲15的下降沿使A3从高电平变为低电平，P1的正脉冲16、正脉冲17、正脉冲18的宽度均小于T1，因此，正脉冲16、正脉冲17、正脉冲18对A3没有影响，A3维持低电平状态。P1的正脉冲19的宽度大于T1，在正脉冲19上升沿过时间T1后，A3从低电平变为高电平。
[0062] 图9中，当输入脉冲P1长时间维持为低电平时，A2点为高电平，施密特电路F21的输出A4为低电平；当输入脉冲P1长时间维持为高电平时，A2点为低电平，A4为高电平。当输入脉冲P1从低电平变成高电平时，电流驱动器U21的输出A2立即变成低电平电位， A4立即从低电平变成高电平。当输入脉冲P1从高电平变成低电平时，A2电位因电流驱动器U21输出的驱动电流向电容C21充电而上升，当充电时间达到T2，A2电位上升达到施密特电路F21的上限门槛电压时，A4从高电平变成低电平；当P1的负脉冲宽度小于T2，充电时间小于T2，A2电位未上升达到施密特电路F21的上限门槛电压时，P1即变成高电平，A2立即变成低电平电位，A4维持高电平状态。图10中，P1和A4的初始状态为低电平。P1的正脉冲11的上升沿使A4从低电平变为高电平，P1的负脉冲20的宽度大于T2，在负脉冲20下降沿过时间T2后，A4从高电平变为低电平。P1的正脉冲12的上升沿使A4 从低电平变为高电平，P1的负脉冲20、负脉冲21的宽度均小于T2，因此，负脉冲20、负脉冲21对A4没有影响，A4维持低电平状态。负脉冲23、负脉冲24、负脉冲25、负脉冲 26的宽度均小于T2，A2电位无法经充电达到或高于施密特电路F21的上限门槛电压，对 A4状态没有影响；P1的负脉冲27的宽度大于T2，因此，在P1的负脉冲27的下降沿过时间T2后，A4从高电平变为低电平。在P1的负脉冲27的上升沿，A4从低电平变为高电平。
[0063] 施密特电路F11的输出A3在输入脉冲P1为低电平时保持低电平，在输入脉冲P1由低电平变为高电平后过时间T1才变为高电平。施密特电路F21的输出A4在输入脉冲P1为高电平时保持高电平，在输入脉冲P1由高电平变为低电平后过时间T2才变为低电平。或者说，在A3为高电平时，A4必定为高电平；在A4为低电平时，A3必定为低电平。
[0064] 图10中，A3、A4的初始状态均为低电平，数据选择器T11的输出Y为低电平，数据选择器T11选择A3作为输出Y且在A3为低电平的期间维持。当A3在边沿30从低电平变为高电平时，输出Y变为高电平，数据选择器T11选择A4作为输出Y，此时A4必定为高电平，维持输出Y的高电平状态。当A4在边沿31从高电平变为低电平时，输出Y变为低电平，数据选择器T11选择A3作为输出Y，此时A3必定为低电平，维持输出Y的低电平状态。当A3在边沿32从低电平变为高电平时，输出Y变为高电平，数据选择器T11选择 A4作为输出Y，此时A4必定为高电平，维持输出Y的高电平状态。
[0065] 脉冲干扰滤除单元将P1信号中的窄脉冲11、窄脉冲12、窄脉冲13、窄脉冲23、窄脉冲24、窄脉冲25、窄脉冲26都过滤掉，而正宽脉冲14(包括正脉冲14、正脉冲15、正脉冲16、正脉冲17和正脉冲18，负脉冲23、负脉冲24、负脉冲25、负脉冲26为干扰脉冲)、负宽脉冲27能够通过，使P2信号中出现相应的正宽脉冲28和负宽脉冲29。输出脉冲P2与输入脉冲P1同相，而输出的宽脉冲28上升沿比输入的正宽脉冲14上升沿滞后时间 T1，下降沿滞后时间T2。
[0066] 正脉冲11、正脉冲12、正脉冲13为正窄脉冲，其中正脉冲11为干扰脉冲，正脉冲 12、正脉冲13为连续的抖动脉冲。时间T1为脉冲干扰滤除单元能够过滤的最大正窄脉冲宽度。T1即为正向充电时间。T1受到电流驱动器U11的流出驱动电流大小、电流驱动器U11 的低电平电位、电容C11大小、施密特电路F11的上限门槛电压共同影响。通常情况下，调整T1的值可以通过改变电流驱动器U11的流出驱动电流大小和电容C11大小来进行。
[0067] 负脉冲23、负脉冲24、负脉冲25、负脉冲26，其中负脉冲23为干扰脉冲，负脉冲 24、负脉冲25、负脉冲26为连续的抖动脉冲。时间T2为脉冲干扰滤除单元能够过滤的最大负窄脉冲宽度。T2即为反向充电时间。T2受到电流驱动器U21的流出驱动电流大小、电流驱动器U21的低电平电位、电容C21大小、施密特电路F21的上限门槛电压共同影响。通常情况下，调整T2的值可以通过改变电流驱动器U21的流出驱动电流大小和电容C21大小来进行。
[0068] 图9中，电容C11接公共地的一端还可以改接在脉冲干扰滤除单元的供电电源端；同样地，电容C21接公共地的一端也可以单独或者与电容C11一起改接在脉冲干扰滤除单元的供电电源端。
[0069] 图9中，施密特电路F11、施密特电路F21还可以同时或者单独选择反相施密特电路，数据选择器T11的输入D1、D2与输出Y之间还可以同时或者单独为反相关系。当施密特电路F11、施密特电路F21同时或者单独选择反相施密特电路，数据选择器T11的输入 D1、D2与输出Y之间同时或者单独为反相关系时，需要满足下面的条件，即：当数据选择器T11输出Y与施密特电路F11正向充放电电路输入信号之间为同相关系时，数据选择器 T11输出Y与施密特电路F21输入信号之间为反相关系；此时Y的低电平控制选择施密特电路F11的输出送到数据选择器T11的输出端，Y的高电平控制选择施密特电路F21的输出送到数据选择器T11的输出端。当数据选择器T11输出Y与施密特电路F11输入信号之间为反相关系时，数据选择器T11输出Y与施密特电路F21输入信号之间为同相关系；此时Y的低电平控制选择施密特电路F21的输出送到数据选择器T11的输出端，Y的高电平控制选择施密特电路F11的输出送到数据选择器T11的输出端。
[0070] 图11为正向电流驱动器和反向电流驱动器实施例1电路。开漏输出同相驱动器F12、电阻R11组成正向电流驱动器。P1为低电平时，同相驱动器F12输出A1为低电平；P1为高电平时，同相驱动器F12为开漏输出，电源+VCC经电阻R11流出驱动电流。
[0071] 开漏输出反相驱动器F22、电阻R21组成反向电流驱动器。P1为高电平时，反相驱动器F22输出A2为低电平；P1为低电平时，反相驱动器F22为开漏输出，电源+VCC经电阻 R21流出驱动电流。
[0072] 同相驱动器F12、反相驱动器F22可以选择各种集电极开路、漏极开路的集成电路。
[0073] 图12为正向电流驱动器和反向电流驱动器实施例2电路。三极管V21、电阻R22、电阻R23组成反向电流驱动器，P1为高电平时，三极管V21饱和导通，反向电流驱动器输出 A2为低电平；P1为低电平时，三极管V21截止，电源+VCC经电阻R22流出驱动电流。
[0074] 三极管V11、三极管V12、电阻R12、电阻R13、电阻R14组成正向电流驱动器，P1 为低电平时，三极管V12截止，三极管V11饱和导通，正向电流驱动器输出A1为低电平；P1为高电平时，三极管V12饱和导通，三极管V11截止，电源+VCC经电阻R12流出驱动电流。图12中的三极管V12、电阻R14组成的反相电路也可以用其他反相器来替代。
[0075] 图12中，正向电流驱动器和反向电流驱动器提供的流出驱动电流均不是恒定大小的驱动电流。
[0076] 图13为正向电流驱动器和反向电流驱动器实施例3电路。三极管V25、三极管V26、稳压管D25、电阻R25、电阻R26组成反向电流驱动器，其中，三极管V26、稳压管D25、电阻R25组成反向恒流电路。P1为高电平时，三极管V25饱和导通，反向电流驱动器输出 A2为低电平；P1为低电平时，三极管V25截止，电源+VCC经三极管V26流出恒流驱动电流。
[0077] 三极管V15、三极管V16、三极管V17、稳压管D15、电阻R15、电阻R16、电阻R17 组成正向电流驱动器，其中，三极管V16、稳压管D15、电阻R15组成正向恒流电路。P1 为低电平时，三极管V17截止，三极管V15饱和导通，正向电流驱动器输出A1为低电平；P1为高电平时，三极管V17饱和导通，三极管V15截止，电源+VCC经三极管V16流出恒流驱动电流。图13中的三极管V17、电阻R17组成的反相电路也可以用其他反相器来替代。
[0078] 图14所示为计数器模块、比较模块、清零信号产生模块实施例。图14中，F81、F82 均为4位二进制同步可逆计数器74HC193，共同构成计数器模块。F81、F82中，CPU为加计数输入端，CPD为减计数输入端，TCU为加进位脉冲输出端，TCD为减进位脉冲输出端，CR为高电平有效的清零输入端，LD为低电平有效的数据预置控制输入端，D3、D2、 D1、D0为预置数据输入端，Q3、Q2、Q1、Q0为计数输出端。F81的TCU、TCD分别连接至F82的CPU、CPD，F81、F82以级联的方式共同构成8位二进制同步可逆计数器，计轴范围最大达到255，其中，F81的计数输出Q3、Q2、Q1、Q0为8位计数输出的低4位， F82的计数输出Q3、Q2、Q1、Q0为8位计数输出的高4位，他们共同组成图3实施例中计数器模块502的输出Q。F81、F82的LD端均直接输入高电平，即LD均处于无效状态，此时F81、F82的D3、D2、D1、D0可以接任何电平，图14实施例中，F81、F82的D3、 D2、D1、D0均连接至低电平。F81的CPU、CPD分别为计数器模块的CP+、CP-信号端。F81、F82的CR端连结在一起，构成计数器模块的清零输入端R。
[0079] 图14中，F83、F84均为4位二进制比较器74HC85，共同构成比较模块。F83、F84 中，a3、a2、a1、a0为4位二进制比较数A输入，b3、b2、b1、b0为4位二进制比较数B 输入；YAB为A、B的比较结果输出，IAB为级联时低位比较结果输入。图14中，F83的输出YAB分别连接至F84相应的输入端IAB，构成8位二进制比较器，F83为低4位，F84为高4位；F83、F84的比较数A 输入端a3、a2、a1、a0共同组成图3中比较模块503的输入数据DA，连接至计数器模块的 8位二进制输出；F83、F84的比较数B输入端b3、b2、b1、b0共同组成图3中比较模块 503的输入数据DB，输入数据X，图14中，8位二进制数据X等于1；F84的输出YA>B为比较模块输出的轨道闭塞区间占用信号J1。当计数器模块的输出大于X时，比较模块输出的轨道闭塞区间占用信号J1有效，J1有效状态为高电平；当计数器模块的输出小于等于X 时，比较模块输出的轨道闭塞区间占用信号J1无效，J1无效状态为低电平。
[0080] 图14中，非门F85、电阻R81、电阻R82、电容C81、电容C82、二极管D81、二极管 D82组成清零信号产生模块，非门F85选择反相器74HC06。非门F85也可以选择CMOS施密特反相器74HC14。电阻R81、电容C81、二极管D81组成下降沿延迟电路，非门F85输入的下降沿会比J1有延迟，延迟时间由电阻R81、电容C81的乘积确定；电阻R82、电容 C82、二极管D82组成微分电路，将非门F85输出的上升沿转换为一个正脉冲；非门F85起整形和相位转换作用。图14中的清零信号产生模块在轨道闭塞区间占用信号J1从有效变为无效时，即在J1的下降沿之后，在J2延时产生一个正的清零脉冲，使计数器模块中F81、 F82的输出变为0。
[0081] 所述正向抗干扰施密特电路、反向抗干扰施密特电路均为施密特电路，输入信号为电容上的电压，因此，要求施密特电路具有高输入阻抗特性。施密特电路可以选择具有高输入阻抗特性的CMOS施密特反相器CD40106、74HC14，或者是选择具有高输入阻抗特性的 CMOS施密特与非门CD4093、74HC24等器件。CMOS施密特反相器或者CMOS施密特与非门的上限门槛电压为与器件相关的固定值。用施密特反相器或者施密特与非门构成同相施密特电路，需要在施密特反相器或者施密特与非门后面增加一级反相器。
[0082] 图15所示为具有高输入阻抗特性的施密特电路的实施例，其中，图15(a)为同相施密特电路，图15(b)为反相施密特电路。F91、F93选择具有高输入阻抗特性的CMOS施密特反相器74HC14，F92选择反相器74HC06。
[0083] 施密特电路还可以选择采用运算放大器来构成，采用运算放大器来构成施密特电路可以灵活地改变上限门槛电压、下限门槛电压。同样地，采用运算放大器来构成施密特电路时，需要采用具有高输入阻抗特性的结构与电路。
[0084] 数据选择器可以选择74HC151、74HC152、74HC153、CD4512、CD4539等器件构成二选一数据选择器，也可以用门电路构成二选一数据选择器。
[0085] 施密特电路、数据选择器还可以与计轴分路单元一起采用CPLD、FPGA来实现其功能。
