[0005] 针对上述问题，本发明提供了一种数据截止位提取电路、一种串并转换电路以及一种串行点灯电路，通过该数据截止位提取电路提高了串并转换电路和串行点灯电路的容错能力。
[0006] 本发明提供的技术方案如下：
[0007] 一种数据截止位提取电路，包括：第一边沿触发器、第二边沿触发器以及一反相器，其中，所述第一边沿触发器的数据输出端与所述第二边沿触发器的数据输入端连接，所述反相器的数据输出端与所述第二边沿触发器的时钟端连接；时钟信号分别接入所述第一边沿触发器和所述第二边沿触发器的复位端，数据信号分别接入所述第一边沿触发器的时钟端和所述反相器的数据输入端；
[0008] 在一个数据周期内，所述数据信号中包括一数据截止位，且所述数据信号的位数大于所述时钟信号中时钟周期的数量；所述数据截止位位于所述时钟信号结束后所述数据信号中对应的数据位；
[0009] 在一个数据周期内，当所述时钟信号结束后，所述第一边沿触发器和所述第二边沿触发器提取所述数据截止位并将其作为时钟输入，在所述截止数据位结束后保持所述第二边沿触发器高电平输出。
[0010] 我们知道串行数据常规数据格式一般采用两线制，其中一根线传输时钟信号，另一根线传输数据信号，且在一个数据周期内，时钟信号中的时钟周期和数据信号中的位数一一对应设置，以此时钟信号结束后，数据信号也传输完毕(完成串行数据到并行数据的转换和输出)。但是，由现有的这种串并转换方式中存在的缺陷，在本技术方案中，我们在现有的数据信号中添加一位数据截止位，且将时钟信号作为第一边沿触发器和第二边沿触发器的复位输入，同时将该数据截止位作为第一边沿触发器和第二边沿触发器的时钟输入，当该数据截止位结束后，该数据截止位提取电路保持高电位输出(锁存输出)，直到下个数据周期到来，以此实现目的。
[0011] 进一步优选地，在一个数据周期内，所述数据信号中包括数据信号位和数据截止位；所述数据信号位与所述时钟信号中的时钟周期一一对应，所述数据截止位位于所述数据信号位之后。
[0012] 进一步优选地，所述第一边沿触发器和所述第二边沿触发器中分别包括两个数据输入端；其中，所述第一边沿触发器的数据输出端与第二边沿触发器的一个数据输入端连接；所述第一边沿触发器的两个数据输入端及所述第二边沿触发器的另一个数据输入端均接入高电平。
[0013] 在本技术方案中，在两个边沿触发器中都包括两个数据输入端，只有其中一个数据输入端为高电平时，另外一个数据输入端中的输入数据才能在该边沿触发器中进行输出。换言之，只要两个数据输入端中有一个为低电平，该边沿触发器输出低电平(两个数据输入端与数据输出端是与逻辑关系)。
[0014] 进一步优选地，所述第一边沿触发器和所述第二边沿触发器为上升沿触发器。
[0015] 进一步优选地，所述第一边沿触发器中包括第一与门和第一D触发器，所述第一与门的数据输出端与所述第一D触发器的数据输入端连接；
[0016] 所述第二边沿触发器中包括第二与门和第二D触发器，所述第二与门的数据输出端与所述第二D触发器的数据输入端连接；
[0017] 所述反相器为非门，所述非门的数据输入端接入所述数据信号，所述非门的数据输出端与所述第二边沿触发器的时钟端连接。
[0018] 本发明还提供了一种串并转换电路，包括上述数据截止位提取电路，所述串并转换电路中还包括第一移位寄存器和第二移位寄存器，其中，
[0019] 所述第一移位寄存器的时钟端接入所述时钟信号、数据输入端接入所述数据信号；所述第一移位寄存器的数据输出端与所述第二移位寄存器的数据输入端连接；
[0020] 所述第二移位寄存器的时钟端与第二边沿触发器的数据输出端连接。
[0021] 在本技术方案中，将上述数据截止位提取电路添加到现有的串并转换电路中形成新的串并转换电路。在一个数据周期内，在时钟信号结束之前，由第二边沿触发器的数据输出端为低电平输出，故第二移位寄存器的时钟端输入低电平，此时，第二移位寄存器不输出，即整个串并转换电路不输出；在时钟信号结束之后，由数据截止位提取电路提取了上述数据截止位，第二边沿触发器的数据输出端保持高电平输出，即第二移位寄存器的时钟端输入高电平，以此第二寄存器并行输出数据信号中的数据信号位，并保持该输出直到下一个数据周期的到来。这样，数据信号在传输的过程中不再需要考虑传输的频率，就能实现不同组数据信号之间的衔接；当数据传输的频率过低时，不必担心传输的数据信号出现中断；且在每个数据周期内，第二移位寄存器的输出只与该数据周期内传输的数据有关，不必担心一个数据周期内数据传输发生误码影响下一个数据周期中数据的输出。
[0022] 进一步优选地，所述第一移位寄存器和所述第二移位寄存器中分别包括两个数据输入端，其中，
[0023] 在所述第一移位寄存器中，一个数据输入端接入所述数据信号，另一个数据接入端接入高电平；
[0024] 在所述第二移位寄存器中，一个数据输入端与所述第一移位寄存器的数据输出端连接，另一个数据接入端接入高电平。
[0025] 进一步优选地，在所述第一移位寄存器和所述第二移位寄存器中分别包括与所述数据信号中数据信号位的数量匹配的边沿触发器。
[0026] 进一步优选地，在所述第一移位寄存器和所述第二移位寄存器中，每个所述边沿触发器均为上升沿触发器，且每个边沿触发器分别由一个与门和一个D触发器串联而成。
[0027] 本发明还提供了一种串行点灯电路，还包括与第二移位寄存器输出端数量匹配的发光二极管，通过所述第二移位寄存器的输出信号点亮所述发光二极管。
[0028] 我们知道，现有串行点灯电路中存在两个问题：为了人的眼睛不能识别出灯的转换状态，使人感官上认为灯的状态是稳定的，两组数据信号的时钟间隔的频率在50Hz左右；在传输的过程中不能有任何的误码，一旦有误码相应的中央处理器对灯状态获取的计数器就会发生紊乱。因此，在本技术方案中，基于上述提供的串并转换电路提供了一种串行点灯电路，在传输过程中即使出现误码，也只会在当前这一组数据信号中出现，数据信号刷新后该串行点灯电路会自动容错更新为下一组正确的数据信号。本方案中采用电路锁存方式(信号截止位提取后数据截止位提取电路的输出锁存在高电平直到下一组数据信号到来才释放)来实现点灯，一次点灯后的数据信号被锁定直到下次数据信号采样结束后才释放，所以在使用该串行点灯电路点灯的过程中不再需要考虑数据信号刷新的时间间隔，采用低频的刷新频率同样能实现点灯功能，同时节约了CPU的资源。
