[0035] 下面将结合附图，对本实用新型的优选实施例进行详细的描述。
[0036] 参见图1‑4，所示为本实用新型实施例的基于多通道高速SAR ADC的采样电路结构框图和电路原理图,包括第一采样开关100和第二采样开关400，其中，
[0037] 第一采样开关100用于完成从多路中选择一路并将该路输入信号进行采样，其输入端耦接外界N路输入信号Vi＜1:N＞，其输出端耦接第二采样开关400的输入端，给第二采样开关400提供一路输入信号Vi＜n＞；
[0038] 第二采样开关400用于实现与第一采样开关100同步对信号Vi＜n＞进行采样，并将结果Vout传输给后接的高速ADC进行转换输出，其输入端耦接第一采样开关100的输出
端，其输出端Vout耦接后级高速ADC电容阵列的Top端。
[0039] 第一采样开关100包括栅压自举电路200和N路的栅压传递控制开关300 S＜1:N＞，其中，栅压自举电路200的fo_vi端耦接栅压传递控制开关300的fo_vi 端，栅压自举电路200的Vg端分别耦接栅压传递控制开关300的Vg端和第二采样开关400的Vg端。
[0040] 栅压自举电路200包括两个极性相反的控制信号clk_s与clk_s_n，6个 NMOS晶体管：M202、M203、M206、M207、M208和M210，4个PMOS晶体管： M201、M204、M205和M209，一个电容C0，其中：
[0041] 控制信号clk_s分别耦接M201、M202、M209和M210的栅极，其为高电平时，电路进入采样状态；控制信号clk_s_n分别耦接M203、M208的栅极以及M209、 M210的漏极，其为高电平时，电路进入保持状态；
[0042] M204的漏极耦接电源AVDD，其栅极耦接Vg端，其源极分别耦接电容C0的上极板、M205的源极，这种接法可使电容C0上极板电压达到一个所需的大值，而不被钳位；
[0043] fo_vi端分别与M202的源极、M203的漏极、M206的源极以及电容C0的下极板相耦接，在电路处于采样状态时，该端的电压将随栅压传递控制开关300所选输入信号的电压而改变；
[0044] Vg端分别与M204、M206的栅极以及M205、M207的漏极相耦接；
[0045] M201、M209的源极以及M207的栅极均与电源AVDD相耦接；M203、M208、 M210的源极均与地AGND相耦接；M201、M202、M206的漏极与M205的栅极相耦接；M207的源极与M208的漏极相耦接。
[0046] 栅压传递控制开关300S＜1:N＞由N个栅压传递控制开关300相并联构成。
[0047] 栅压传递控制开关300包括一个使能信号OE1，两个极性相反的使能信号 OE2与OE2_N，7个NMOS晶体管：M303、M304、M305、M306、M307、M308和 M310，3个PMOS晶体管：M301、M302和M309，其中：
[0048] 使能信号OE1分别耦接M301、M302的栅极，使能信号OE2分别耦接M303、 M304的栅极，它俩共同控制Vg端口信号的传递；
[0049] 使能信号OE2分别耦接M309、M310的栅极，并通过由M309、M310组成的反相器产生使能信号OE2_N，且OE2_N分别耦接M309、M310的漏极；使能信号OE2_N耦接M305的栅极，控制M305的导通与关断，当其为高电平时，M305导通；
[0050] Vg端分别耦接M301的源极、M303的漏极，输入Vi端分别耦接M307的漏极、 M308的源极，输出Vo端耦接M308的漏极；
[0051] fo_vi端耦接M307的源极，当M307的栅极为高电平时，fo_vi端的电压将跟随输入信号Vi电压变化；
[0052] M306的栅极、M309的源极均与电源AVDD相耦接；M305、M310的源极均与地AGND相耦接；M301的漏极耦接M302的源极，M303的源极耦接M304的漏极， M305的漏极耦接M306的源极；
[0053] M307、M308的栅极分别与M302、M306的漏极以及M304的源极相耦接。
[0054] 第二采样开关400仅采用1个NMOS晶体管M401实现，其中，
[0055] M401的栅极耦接第二采样开关400的Vg端，其源极耦接栅压传递控制开关300的输出Vo端，其漏极耦接第二采样开关400的Vout端，输出最终的采样信号。
[0056] 以下是本实用新型基于28nm CMOS工艺，设计的200通道10位高速SAR ADC采样电路的具体实施例，并结合附图对本实用新型的技术方案作进一步的描述，但本实用新型并不限于这些实施例。
[0057] 如图1至图4所示，本实用新型提供的一种基于多通道高速SAR ADC采样电路，包括第一采样开关100和第二采样开关400，其中第一采样开关100 又包含栅压自举电路200与200路栅压传递控制开关300，参见图2，栅压自举电路200为200路栅压传递控制开关300和第二采样开关400提供所需的电压Vg，其fo_vi端耦接200路栅压传递控制开关300的fo_vi端，其Vg端分别耦接200路栅压传递控制开关300的Vg端、第二采样开关400的Vg端；栅压传递控制开关从200路输入信号Vi＜1:200＞中选择一路并对其进行采样，产生Vi＜n＞，作为第二采样开关400的输入信号，其输出端耦接第二采样开关400 的输入端；第二采样开关
400与栅压传递控制开关同步对信号Vi＜n＞进行采样，并将结果Vout传输给后级的高速
ADC进行转换输出。
[0058] 栅压自举电路200包括两个极性相反的控制信号clk_s与clk_s_n，6个 NMOS晶体管：M202、M203、M206、M207、M208和M210，4个PMOS晶体管： M201、M204、M205和M209以及一个电容C0。如图3所示，控制信号clk_s通过 M201和M202组成的反相器结构转换成新电压信号控制M205的导通。当控制信号clk_s为低电平时，电路中管M203、M204、M207和M208导通，使电容C0上极板连接电源电压AVDD，下极板连接地AGND，电容C0充电至电源电压，而Vg＝0；当控制信号clk_s为高电平时，M205导通，端口fo_vi的电压等于Vi＜n＞，则Vg＝Vi＜n＞+AVDD。M204的漏极耦接电源AVDD，其栅极耦接Vg端，其源极耦接电容C0的上极板，这种接法跟传统PMOS管的接法不一样，可使电容 C0上极板电压达到一个所需的大值，而不被钳位，可保证：Vg＝Vi＜n＞+AVDD 始终成立。
[0059] 200路栅压传递控制开关300由200个栅压传递控制开关并联组成，每一个栅压传递控制开关的电路如图4所示，包括一个使能信号OE1，两个极性相反的使能信号OE2与OE2_N，7个NMOS晶体管：M303、M304、M305、M306、 M307、M308和M310，3个PMOS晶体管：M301、M302和M309。使能信号OE1和 OE2共同控制从200路输入信号Vi＜1:200＞中选择一路信号进行采样输出。当 OE1<1>为低电平，OE2<1>为高电平且OE1<2:200>为高电平，OE2<2:200>为低电平时，第一路输入信号被选通，其余路输入信号将被关断。在第一路输入信号选通时，该路的M301、M302、M303和M304处于导通状态，M307和M308的栅极电压为Vg，当Vg＝Vi＜1＞+AVDD时，M308的栅源电压差一直保持为电源电压，并且与输入信号无关，可以减小M308的导通电阻从而减少采样过程对输入信号的衰减，提高M308的采样精度；当Vg＝0时，M307和M308处于关断状态，电路进入保持阶段。在其余路输入信号关断时，这些路的M301、M302、M303和 M304均被关断，而M305和M306被导通，M307和M308的栅极电压为0，均处于关断状态。
[0060] 第二采样开关400仅由1个NMOS晶体管M401组成，如图3所示。当 Vg＝Vi＜1＞+AVDD时，M401的栅源电压差一直保持为电源电压且与输入信号无关，将与第一路栅压传递控制开关同步对输入信号Vi<1>进行采样，提高最终的采样精度；当Vg＝0时，M401被关断，进入保持阶段。同时，M401一方面消除了由于MOS管漏电流存在导致采样电压的非线性；另一方面将200路栅压传递控制开关300的输出节点与ADC电容阵列的Top端进行隔离，解决了200 路输出节点大寄生电容引起电容阵列电容失配的问题。
[0061] 将所有的设计模块组合连接起来，在Cadence软件中进行仿真。
[0062] 图5为基于200通道高速SAR ADC采样电路的仿真测试图，后边的图6、图7和图8均是按照图5的仿真设置而得到的结果图。
[0063] 参见图6、图7，最终采样结果Vout(图6中vo虚线)在控制信号clk_s (图6中实线)的作用下精准地跟随并保持了输入信号Vi<1>(图7中实线) 的信息。
[0064] 参见图8，最终采样结果Vout的有效位数(ENOB)可达到10.5bits，且 SNR＝64.9dB，SFDR＝65.7dBc，达到了200通道10位高速SAR ADC对采样电路的要求。
[0065] 最后说明的是，以上优选实施例仅用以说明本实用新型的技术方案而非限制，尽管通过上述优选实施例已经对本实用新型进行了详细的描述，但本领域技术人员应当理解，可以在形式上和细节上对其做出各种各样的改变，而不偏离本实用新型权利要求书所限定的范围。
