[0026] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
[0027] 需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0028] MIIM(Management Interface，媒体独立接口)总线是CPU对10G以太网PHY芯片的管理接口，MIIM有两根信号线，管理数据时钟MDC(Management Data Clock)和管理数据信号MDIO(Management Data Input/Output)。CPU可以通过MIIM总线来配置PHY的寄存器信息，例如PHY的工作速率、接口传输介质选择、以及工作模式的选择，也可以通过MIIM总线来读取PHY的寄存器内容来获取PHY的工作状态信息。
[0029] 目前主流的10G以太网PHY芯片的MIIM接口支持可选的1.2V和2.5V电平，如果PHY芯片MIIM接口的电源管脚1.2V供电,MIIM总线就支持1.2V电平；如果PHY芯片MIIM接口的电源管脚2.5V供电，MIIM总线就支持2.5V电平。而通用的CPU的MIIM接口只支持3.3V电平，这就造成了通用的CPU的MIIM接口和10G PHY芯片的MIIM接口处于不同的电源域。且为了可以与所述CPU进行正常的通信，需要选择以太网PHY芯片的电源为2.5V，且由于3.3V LVTTL和2.5V的LVTTL电平标准为：
[0030] 3.3V LVTTL：Vcc：3.3V；VOH>＝2.4V；VOL<＝0.4V；VIH>＝2V；VIL<＝0.8V。
[0031] 2.5V LVTTL：Vcc：2.5V；VOH>＝2.0V；VOL<＝0.2V；VIH>＝1.7V；VIL<＝0.7V。
[0032] 其中，Vcc表示电压电压，VOH表示输出高电平电压，VOL表示输出低电平电压，VIH表示输入高电平电压，VIL表示输入低电平电压。即当PHY芯片发送高电平信号给CPU时，PHY芯片发送的高信号为VOH>＝2V,而CPU接收高电平的判断标准为VIH>＝2V，两个指标可以配合，但无裕量。如果CPU到PHY之间的传输距离比较长，或者一个CPU管理多个PHY,线路负载比较重时，就会导致信号的衰减和变形，使得从信号PHY芯片发送的VOH到达CPU时，由于信号的衰减，不能达到2V，即电平的裕量不够，容易产生误码。
[0033] 所以本发明就提出了这种可使所述CPU和PHY芯片处于同一电源域的以太网接口管理电路，请参阅图1，显示为本发明的一种以太网接口管理电路在一具体实施例中的模块示意图。所述以太网接口管理电路1包括处理器11、以太网接口模块12、以及中转模块13。
[0034] 所述以太网接口模块12通过总线与所述处理器11进行通信；于本实施例中，所述总线为MIIM总线。
[0035] 所述中转模块13与所述处理器11和所述以太网接口模块12电连接，包括控制端口、第一供电端口以及第二供电端口，所述控制端口接收一控制信号，所述第一供电端口与所述处理器电连接一第一电源，所述第二供电端口与所述以太网接口模块电连接一第二电源，所述中转模块13用以根据所述控制信号，控制处理器11与所述以太网接口模块12间的数据传输方向。即可使处于不同电压域的处理器11与所述以太网接口模块12可以根据自身需要，选择相应的电源，例如，所述第一电源为3.3V电源，所述第二电源为1.2V或2.5V电源。即当所述处理器11选取电源3.3V，所述以太网接口模块12可选择1.2V电源或者2.5V电源，电路连接较灵活，且保证处理器11与以太网接口模块12之间有足够的电平裕度，保证了通信信号的质量。
[0036] 在另一具体实施例中，所述以太网接口管理电路1还包括：复杂可编程逻辑器件模块(CPLD，Complex Programmable Logic Device)，与所述中转模块13电连接，用于向所述中转模块13的所述控制端口提供所述控制信号。且所述CPLD可以根据所述处理器11和所述以太网接口模块12之间的总线的通信协议的解析而产生所述控制信号。所述CPLD对所述总线的通信协议的解析结果包括前导码、帧起始标记、操作码、以太网接口模块内部寄存器地址、状态转换域、读/写状态标志位。所述控制信号默认为用于控制所述数据传输方向为从所述处理器11到所述以太网接口模块12，且当判断所述读/写状态标志位为读时，令所述中转模块13根据所述控制信号，令所述数据传输方向为从所述以太网接口模块13到所述处理器12。
[0037] 具体的，在一具体应用中，所述以太网接口模块12为型号为BCM8705的PHY以太网芯片，所述中转模块13为型号为SN74AVC2T245的双电源驱动芯片，所述处理器11即为一CPU。所述CPLD用以解析所述处理器的MDIO引脚的通信信号，并根据解析结果而产生所述控制信号。具体的，请参阅表1，显示为MDIO的时序配置表，其中“Pre”是前导码，包含32-bit的‘1’数据；”ST”是帧起始标记，是2-bit“00”；“OP”是2-bit操作码，“10”是读操作，“01”是写操作；“PRTAD”是5-bit PHY芯片地址，PHY芯片通过硬件管脚设置PHY地址；“REGAD”是5-bit PHY芯片内部寄存器地址；“TA”是状态转换域，共2bit。若为读操作，则第1bit由CPU送出高阻态，第2bit由PHY芯片送出“0”bit，如为写操作，则CPU来发送2-bit“10”的“TA”信号。
[0038]Operation Pre ST OP PRTAD REGAD TA DATA IDLE
READ 1..1 00 10 AAAAA TTTTT Z0 16bits Data Z..Z
WRITE 1..1 00 01 AAAAA TTTTT 10 16bits Data Z..Z
[0039] 表1
[0040] 且，CPLD解析MDIO的工作原理流程具体为：
[0041] 结合图2所示的DIR2的时序图，CPLD缺省将DIR2赋高电平‘1’，控制MDIO的数据从SN74AVC2T245的A2端口进入，B2端口输出，数据从CPU流向PHY芯片。CPLD首先搜索前导码，接下来搜索帧起始标志位，然后判断操作是否为读，如果为读，继续保持9个时钟周期的DIR2为‘1’，将PHY的地址和寄存器地址继续由CPU传送到PHY芯片上，再将DIR2置‘0’，控制MDIO的数据从SN74AVC2T245的B2端口进入，A2端口输出，将PHY送来的“TA”状态转换域的第2bit‘0’和读出的指定寄存器的16bit数据送给CPU，DIR2的‘0’状态持续17个时钟周期后结束，将DIR2置缺省值‘1’，进入等待搜索下一个指令周期。在CPU对PHY芯片进行写操作时，MDIO数据流向始终保持从CPU到PHY芯片，CPLD始终对DIR2置‘1’。
[0042] 即在此期间，如图2所示，DIR2在写操作过程中，DIR2为‘1’，在读操作时，DIR2从“TA”的第二bit开始为低，共持续17个bit位时长，其它时间为‘1’。CPLD通过CPU的MDIO引脚的通信信号的解析，产生控制信号来控制双电压驱动芯片的方向，使得CPU和PHY芯片之间进行正常的数据传输。
[0043] 在一具体实施例中，所述处理器11还用以产生一时钟信号，且通过所述中转模块13向所述以太网接口模块12传输所述时钟信号，所述中转模块13控制所述时钟信号的传输方向保持为从所述处理器11到所述以太网接口模块12。
[0044] 请进一步参阅图3，显示为本发明的一种以太网接口管理电路在一具体实施例中的电路原理图。
[0045] 其中，所述电路包括一CPU以及一CPLD逻辑芯片，所述以太网接口模块为型号为BCM8705的PHY以太网芯片，所述中转模块为型号为SN74AVC2T245的双电源驱动芯片。
[0046] 其中，具体的电路连接为：所述CPU的SCL引脚、SDA引脚、MDC引脚、以及MDIO引脚分别与所述CPLD的SCL引脚、SDA引脚、MDC引脚、以及MDIO引脚电连接，所述CPU的SCL引脚、SDA引脚、MDC引脚、以及MDIO引脚，且所述CPLD的SCL引脚、SDA引脚、MDC引脚、以及MDIO引脚分别串联一电阻后与第一电源电连接，所述CPLD的MDIO_DR引脚与所述SN74AVC2T245芯片的DR2引脚电连接，所述CPLD用以解析其MDIO引脚接收的信息而产生所述控制信号并通过所述MDIO_DR引脚发送于所述SN74AVC2T245的DR2引脚上。
[0047] 且，所述SN74AVC2T245芯片的A1引脚与所述CPU的MDC引脚电连接，所述SN74AVC2T245芯片的B1引脚与所述BCM8705芯片的MDC引脚电连接，所述SN74AVC2T245芯片的DR1引脚以及VCCA引脚连接所述第一电源，所述CPU的VCC引脚以及所述CPLD逻辑芯片的VCC引脚均连接所述第一电源。所述SN74AVC2T245芯片的DR1引脚接收高电平时，信号从A1流向B1，相反的，DR1引脚接收低电平时，信号从B1流向A1，MDC信号是单向信号，信号流向是从CPU到PHY芯片，所以令所述DR1一直处于高电平状态，即令所述SN74AVC2T245芯片的A1和B1之间的数据传输方向为A1到B1，实现CPU和PHY芯片的时钟信号的连接。
[0048] 且，所述CPU的MDIO引脚与所述SN74AVC2T245芯片的A2引脚电连接，且所述SN74AVC2T245芯片的B2引脚与所述BCM8705芯片的MDIO引脚电连接，所述SN74AVC2T245芯片的VCCB引脚与所述BCM8705芯片的VCC引脚均连接同一第二电源，所述SN74AVC2T245芯片根据对所述DR2接收的信号的解析，选择引脚A2和引脚B2之间的数据传输方向。其中，所述SN74AVC2T245芯片的DR2引脚接收高电平时，信号从A1流向B1，相反的，DR2引脚接收高电平时，信号从B1流向A1。MDIO是双向信号，因此SN74AVC2T245的控制方向信号的DIR2引脚需要根据实际的信号流向来控制，方向控制信号DIR2由CPLD产生，CPU和PHY之间的MIIM总线也接到了CPLD，CPLD解析MDIO信号上的信息，根据解析结果产生输入DIR2引脚的控制信号。优选的，所述第一电源为3.3V，所述第二电源为可灵活选择的1.2V或2.5V，所述电阻为1.5K欧姆。
[0049] 进一步的，所述BCM8705芯片与一以太网物理接口电连接，例如为SFP光模块，且所述BCM8705的TX+、TX-、RX+、RX-分别与所述SFP光模块的TX+、TX-、RX+、RX-电连接，用以接受外部器件的网络接入。
[0050] 综上所述，本发明的以太网接口管理电路，令中转模块通过所述第一供电端口与所述处理器电连接一第一电源，且通过所述第二供电端口与所述以太网接口模块电连接一第二电源，所述中转模块用以根据所述控制信号，控制处理器与所述以太网接口模块间的数据传输方向。使处于不同电压域的处理器与所述以太网接口模块可以根据自身需要，选择相应的电源，电路连接灵活，还解决了现有技术中处理器与以太网接口模块直接连接造成的信号电平裕度不够的问题，保证了通信信号的质量。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0051] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
